【技术实现步骤摘要】
本专利技术属于全数字锁相环，尤其涉及一种弱化因消除毛刺而产生的相位响应的方法及装置。
技术介绍
1、在全数字锁相环中，采用快照电路能够有效的节省功耗从而得到广泛采用。如图1所示是一种采用快照电路的延迟转数字转换器电路结构示意图，快照电路在使用高速时钟对参考时钟进行采样的时候容易因为工艺、电压、温度(process，voltage，temperature，pvt)波动而产生毛刺。在采用快照电路的延迟转数字转换器(time-to-digitalconverter，tdc)设计里面，如果有毛刺产生，会导致延迟转数字转换器的输入相位差跳出延迟转数字转换器的鉴相范围，从而使延迟转数字转换器输出一个满量程的相位差，错误的相位差注入锁定环路后会恶化环路性能，并且毛刺产生的影响无法通过初始校正来避免。
2、如图2所示是快照电路生成毛刺的原理示意图，在参考时钟信号上升沿和振荡器时钟信号下降沿太靠近时，采样时钟信号会产生窄脉冲毛刺，延迟后的参考时钟信号逻辑识别不到窄的采样时钟信号，延迟后的参考时钟信号的上升沿就会滑到后一个沿。
3、在处理毛刺的过程中，一种可能的方法是更新tdc输入某条路径的延迟，通过调整延迟转数字转换器电路的输入相位来避免毛刺。但上述方法存在一定弊端，具体为：在调整输入相位的时刻，不可避免往环路注入了额外的相位差，如果不做处理，额外的相位差会让锁相环环路产生一个成比例的相位响应，这部分相位响应体现到锁相环输出信号上就是抖动。
技术实现思路
1、本专利技术的目的
2、本专利技术目的通过下述技术方案来实现：
3、一种弱化因消除毛刺而产生的相位响应的方法，所述锁相环电路包括延迟转数字转换器电路，所述延迟转数字转换器电路包括可调预加延迟电路、快照电路和延迟转数字转换器，所述可调预加延迟电路和所述快照电路的输出端与所述延迟转数字转换器输入端连接，所述相位响应产生于：调整可调预加延迟电路产生的预加延迟信号，消除所述延迟转数字转换器电路的毛刺的时候，所述方法包括：
4、在所述预加延迟信号发生变化时，将延迟转数字转换器电路朝锁相环输出的信号相位差衰减到预设范围后，再输入所述锁相环；
5、所述相位差因调整所述预加延迟信号而产生。
6、进一步的，所述将延迟转数字转换器电路朝锁相环输出的信号因调整所述预加延迟信号而产生的相位差衰减到预设范围具体包括：
7、将所述相位差通过迭代的形式衰减到预设范围。
8、进一步的，所述将所述相位差通过迭代的形式衰减到预设范围具体包括：
9、设定更新系数k，k为2的n次方，n为预设的自然数，输入所述锁相环的相位差随着更新系数k的值一同进行迭代，每次迭代时，更新系数k的值均缩小一半直至k＝1时停止，输入所述锁相环的相位差在每次更新系数k的迭代时，除以当前更新系数k得到新的相位差。
10、进一步的，所述更新系数k的值为8。
11、另一方面，本专利技术还提供了一种弱化因消除毛刺而产生的相位响应的装置，所述装置应用于通过调整可调预加延迟电路产生的预加延迟信号消除快照延迟转数字转换器电路毛刺时产生的相位响应，所述快照延迟转数字转换器电路包括可调预加延迟电路、快照电路和延迟转数字转换器电路，所述可调预加延迟电路和所述快照电路的输出端与所述延迟转数字转换器电路输入端连接，所述装置包括：
12、延迟更新弱化模块，所述延迟更新弱化模块在所述预加延迟信号发生变化时，将延迟转数字转换器电路朝锁相环输出的信号因调整所述预加延迟信号而产生的相位差衰减到预设范围后再输入所述锁相环。
13、进一步的，所述将延迟转数字转换器电路朝锁相环输出的信号因调整所述预加延迟信号而产生的相位差衰减到预设范围具体包括：
14、将所述相位差通过迭代的形式衰减到预设范围。
15、进一步的，所述将所述相位差通过迭代的形式衰减到预设范围具体包括：
16、设定更新系数k，k为2的n次方，n为预设的自然数，输入所述锁相环的相位差随着更新系数k的值一同进行迭代，每次迭代时更新系数k的值均缩小一半直至k＝1时停止，输入所述锁相环的相位差在每次更新系数k的迭代时除以当前更新系数k得到新的相位差。
17、进一步的，所述更新系数k的值为8。
18、本专利技术的有益效果在于：
19、在环路调整延迟转数字转换器路径延迟去避免毛刺的后续几个周期中，通过缓慢地校正相位差，使注入环路的一次大相位差变为多个小相位差，从而降低了锁相环环路的响应相位差，进而降低了锁相环的输出抖动。
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1.一种弱化因消除毛刺而产生的相位响应的方法，其特征在于，所述锁相环电路包括延迟转数字转换器电路，所述延迟转数字转换器电路包括可调预加延迟电路、快照电路和延迟转数字转换器，所述可调预加延迟电路和所述快照电路的输出端与所述延迟转数字转换器输入端连接，所述相位响应产生于：调整可调预加延迟电路产生的预加延迟信号，消除所述延迟转数字转换器电路的毛刺的时候，所述方法包括：
2.如权利要求1所述的弱化因消除毛刺而产生的相位响应的方法，其特征在于，所述将延迟转数字转换器电路朝锁相环输出的信号因调整所述预加延迟信号而产生的相位差衰减到预设范围具体包括：
3.如权利要求2所述的弱化因消除毛刺而产生的相位响应的方法，其特征在于，所述将所述相位差通过迭代的形式衰减到预设范围具体包括：
4.如权利要求3所述的弱化因消除毛刺而产生的相位响应的方法，其特征在于，所述更新系数K的值为8。
5.一种弱化因消除毛刺而产生的相位响应的装置，其特征在于，所述延迟转数字转换器电路包括可调预加延迟电路、快照电路和延迟转数字转换器，所述可调预加延迟电路和所述快照电路的输出端与
6.如权利要求5所述的弱化因消除毛刺而产生的相位响应的装置，其特征在于，所述将延迟转数字转换器电路朝锁相环输出的信号因调整所述预加延迟信号而产生的相位差衰减到预设范围具体包括：
7.如权利要求6所述的弱化因消除毛刺而产生的相位响应的装置，其特征在于，所述将所述相位差通过迭代的形式衰减到预设范围具体包括：
8.如权利要求7所述的弱化因消除毛刺而产生的相位响应的装置，其特征在于，所述更新系数K的值为8。
...【技术特征摘要】
1.一种弱化因消除毛刺而产生的相位响应的方法，其特征在于，所述锁相环电路包括延迟转数字转换器电路，所述延迟转数字转换器电路包括可调预加延迟电路、快照电路和延迟转数字转换器，所述可调预加延迟电路和所述快照电路的输出端与所述延迟转数字转换器输入端连接，所述相位响应产生于：调整可调预加延迟电路产生的预加延迟信号，消除所述延迟转数字转换器电路的毛刺的时候，所述方法包括：
2.如权利要求1所述的弱化因消除毛刺而产生的相位响应的方法，其特征在于，所述将延迟转数字转换器电路朝锁相环输出的信号因调整所述预加延迟信号而产生的相位差衰减到预设范围具体包括：
3.如权利要求2所述的弱化因消除毛刺而产生的相位响应的方法，其特征在于，所述将所述相位差通过迭代的形式衰减到预设范围具体包括：
4.如权利要求3所述的弱化因消除毛刺而产生的相位响应的方法，其特征在于，所述更新系数...
【专利技术属性】
技术研发人员：邓子君，罗飞，蹇俊杰，
申请(专利权)人：深圳市电科星拓科技有限公司，
类型：发明
国别省市：
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