一种基于负载电位的芯片引脚悬空检测电路及其检测方法技术

技术编号：41189237 阅读：14 留言：0更新日期：2024-05-07 22:20

本发明专利技术提供一种基于负载电位的芯片引脚悬空检测电路及其检测方法，芯片引脚悬空检测电路包括开关电路，上拉电路、下拉电路、第一参考电压电路、第二参考电压电路、比较器U1、比较器U2、触发器U3、触发器U4、逻辑与门U5、反向电路U6、反向电路U7、时序电路。将PIN外部看做一个电路的负载，PIN悬空和PIN有外部电路等效的负载轻重程度是不一样的，PIN悬空意味着极轻的负载，PIN有外部电路意味着相对更重的负载；基于这个特性，本发明专利技术将一个极弱的驱动(上拉或下拉)施加在PIN上，更轻的负载电位会更高(上拉)或更低(下拉)，通过负载电位的高低来推断PIN是否有接外部电路。本发明专利技术可以覆盖3种情况的检测，具有很好的功能完备性。

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【技术实现步骤摘要】

本专利技术涉及电气元件，具体涉及一种基于负载电位的芯片引脚悬空检测电路及其检测方法。

技术介绍

1、在集成电路应用中，很多情况下需要根据实际应用情景对电路进行设定，例如在电源芯片应用中需要通过设定实现不同的电压保护和电流保护等，这一设定往往可以通过外部电路实现。在一些实际应用中，一些芯片除了可以进行外部设定外，芯片内部也会预留设定的功能模块，通常二者只能选其一。因此，在实际使用时会对外部电路进行检测，判断是否存在外部设定电路。这些应用都对芯片引脚悬空检测提出了需求。另外外部设定电路可能存在多种情况，外部电路的多种可能性对检测电路功能的完备性提出了要求。

2、图1a～1c展示了芯片引脚(pin)外部电路的三种情况，实际应用时需要兼顾到各种可能存在的情况。

3、现有技术对不同情况适用不同的检测方法，因此，需要一种可以检测多种pin芯片引脚的电路和方法。

技术实现思路

1、本专利技术是为了解决pin芯片引脚是否悬空的检测问题，提供一种基于负载电位的芯片引脚悬空检测电路及其检测方法，将pin外部看做一个电路的负载，pin悬空和pin有外部电路等效的负载轻重程度是不一样的，pin悬空意味着极轻的负载，pin有外部电路意味着相对更重的负载；基于这个特性，本专利技术将一个极弱的驱动(上拉或下拉)施加在pin上，更轻的负载电位会更高(上拉)或更低(下拉)，通过负载电位的高低来推断pin是否有接外部电路。本专利技术可以覆盖图1a～1c中所有情况的检测，具有很好的功能完备性。</p>

2、本专利技术提供一种基于负载电位的芯片引脚悬空检测电路，包括与待测pin连接的开关电路，通过开关电路分别与待测pin连接的上拉电路、下拉电路，与电源电压分别相连的第一参考电压电路、第二参考电压电路，正相输入与待测pin相连、反相输入与第一参考电压电路相连的比较器u1，反相输入与待测pin相连、正相输入与第二参考电压电路相连的比较器u2和与上拉电路、下拉电路、开关电路均相连的时序电路；

3、开关电路包括与下拉电路相连的nm0和连接在上拉电路、下拉电路之间的第四pmos管pm4、第五nmos管nm5、第六nmos管nm6；

4、上拉电路包括与电源电压vdd相连的pmos管电流镜像电路，下拉电路包括与电源电压vdd相连的nmos管电流镜像电路，pmos管电流镜像电路和nmos管电流镜像电路将电源电压vdd按比例关系复制到支路；

5、时序电路控制上拉电路、下拉电路、开关电路按时间顺序工作，en信号为使能信号，en信号延迟后依次得到en1信号、en2信号、en3信号和en4信号，en_n信号为en信号的反相信号，en4_n信号为en4信号的反相信号；

6、开关电路控制所述上拉电路、所述下拉电路分别驱动所述待测pin；

7、比较器u1的正相输入为待测pin被上拉电路驱动时的电压值、反相输入为参考电压vdd-vr，比较器u1输出高电平表示待测pin没有外部下拉电路；

8、比较器u2的正相输入为参考电压vr、反相输入为待测pin被下拉驱动时的电压值，比较器u2输出高电平表示待测pin没有外部上拉电路。

9、本专利技术所述的一种基于负载电位的芯片引脚悬空检测电路，作为优选方式，pmos管电流镜像电路包括栅极相连的第一pmos管pm1、第二pmos管pm2和第三pmos管pm3，pm1、pm2、pm3的源极均与电源电压vdd相连，pm1的栅极和漏极相连、漏极与nmos管电流镜像电路中nm2的漏极相连，pm2的漏极与pm4源极相连；

10、第二参考电压电路包括电阻r2，电阻r2一端与pm3漏极、比较器u2正相输入端均相连，另一端与下拉电路的全部源极相连后接地。

11、本专利技术所述的一种基于负载电位的芯片引脚悬空检测电路，作为优选方式，nmos管电流镜像电路包括栅极均相连，源极均相连后接地的第一nmos管nm1、第二nmos管nm2、第三nmos管nm3和第四nmos管nm4；

12、nm1漏极与nm0漏极相连，源极、栅极均与基准电流currentsource相连，nm3漏极与nm6源极相连，nm4漏极与第一参考电压电路相连；

13、第一参考电压电路包括电阻r1，电阻r1一端与上拉电路全部源极相连后与电源电压vdd相连，另一端与mm4漏极、比较器u1反相输入端均相连；

14、nmos管nm0的栅极输入en_n信号、源极接地、漏极与基准电流currentsource相连，nmos管电流镜像电路中一个nmos管的栅极、漏极均与基准电流currentsource相连，源极与nm0源极相连后接地，nm6的源极与nmos管电流镜像电路中一个nmos管的漏极相连、漏极与nm5的源极相连、栅极输入en2信号，nm5的漏极与pm4的漏极相连、栅极输入en4_n信号，pm4的源极与pmos管电流镜像电路的一个pmos管漏极相连、栅极输入en2信号，待测pin与pm4漏极、nm5漏极均相连。

15、本专利技术所述的一种基于负载电位的芯片引脚悬空检测电路，作为优选方式，nm1、nm2、nm3、nm4流过的电流分别为i1、i2、i3、i4，基准电流currentsource的输出电流为i0；

16、nm1、nm2、nm3、nm4的沟道宽和长相同，i1＝i2＝i3＝i4＝i0；

17、pm1、pm2、pm3流过的电流分别为i2、i5、i6，pm1、pm2、pm3的沟道宽和长相同，i5＝i6＝i2＝i0；

18、本专利技术所述的一种基于负载电位的芯片引脚悬空检测电路，作为优选方式，电阻r1和电阻r2的阻值相同、均为r，第一参考电压电路和第二参考电压电路提供的参考电压分别为vdd-vr和vr。

19、本专利技术所述的一种基于负载电位的芯片引脚悬空检测电路，作为优选方式，时序电路输出的信号时序为：t0时刻，en信号由低电平变为高电平后保持高电平、en1～en4信号均为低电平，t1时刻，en1信号由低电平变为高电平后保持高电平、en2～en4信号仍均为低电平，t2时刻，en2信号由低电平变为高电平后保持高电平、en3～en4信号仍均为低电平，t3时刻，en3信号由低电平变为高电平后保持高电平、en4信号仍为低电平，t4时刻，en4信号由低电平变为高电平后保持高电平；

20、t0～t1时刻判断待测pin是否存在外部下拉电路，t1时刻锁存结果，t2时刻切换上拉电路到下拉电路，t2～t3时刻判断待测pin是否存在外部上拉电路，t3时刻锁存结果，t4时刻关闭下拉电路。

21、本专利技术所述的一种基于负载电位的芯片引脚悬空检测电路，作为优选方式，还包括与比较器u1输出端相连的触发器u3、与比较器u2输出端相连的触发器u4、与触发器u3输出端、触发器u4输出端均相连的逻辑与门u5、与en1信号输出端相连的反向电路u6和与en4信号输出端相连的反向电路u7；

22、触发器u3的clk管脚输入en本文档来自技高网...

【技术保护点】

1.一种基于负载电位的芯片引脚悬空检测电路，其特征在于：包括与待测PIN连接的开关电路，通过所述开关电路分别与所述待测PIN连接的上拉电路、下拉电路，与电源电压分别相连的第一参考电压电路、第二参考电压电路，正相输入与所述待测PIN相连、反相输入与所述第一参考电压电路相连的比较器U1，反相输入与所述待测PIN相连、正相输入与所述第二参考电压电路相连的比较器U2和与所述上拉电路、所述下拉电路、所述开关电路均相连的时序电路；

2.根据权利要求1所述的一种基于负载电位的芯片引脚悬空检测电路，其特征在于：所述PMOS管电流镜像电路包括栅极相连的第一PMOS管PM1、第二PMOS管PM2和第三PMOS管PM3，PM1、PM2、PM3的源极均与电源电压Vdd相连，PM1的栅极和漏极相连、漏极与所述NMOS管电流镜像电路中NM2的漏极相连，PM2的漏极与PM4源极相连；

3.根据权利要求2所述的一种基于负载电位的芯片引脚悬空检测电路，其特征在于：所述NMOS管电流镜像电路包括栅极均相连，源极均相连后接地的第一NMOS管NM1、第二NMOS管NM2、第三NMOS管NM3和第四NMOS管NM4；

4.根据权利要求3所述的一种基于负载电位的芯片引脚悬空检测电路，其特征在于：NM1、NM2、NM3、NM4流过的电流分别为I1、I2、I3、I4，基准电流CurrentSource的输出电流为I0；

5.根据权利要求3所述的一种基于负载电位的芯片引脚悬空检测电路，其特征在于：电阻R1和电阻R2的阻值相同、均为R，所述第一参考电压电路和所述第二参考电压电路提供的参考电压分别为Vdd-VR和VR。

6.根据权利要求1所述的一种基于负载电位的芯片引脚悬空检测电路，其特征在于：所述时序电路输出的信号时序为：

7.根据权利要求1所述的一种基于负载电位的芯片引脚悬空检测电路，其特征在于：还包括与比较器U1输出端相连的触发器U3，与比较器U2输出端相连的触发器U4，与触发器U3输出端、触发器U4输出端均相连的逻辑与门U5，与EN1信号输出端相连的反向电路U6和与EN4信号输出端相连的反向电路U7；

8.根据权利要求1～7任意一项所述的一种基于负载电位的芯片引脚悬空检测电路的检测方法，其特征在于：包括以下步骤：

9.根据权利要求8所述的一种基于负载电位的芯片引脚悬空检测电路的检测方法，其特征在于：步骤S1中，EN信号为低电平时，NM0导通，芯片引脚悬空检测电路不工作；t0时刻，EN信号由低电平变为高电平，NM0关断，芯片引脚悬空检测电路开始工作；

10.根据权利要求9所述的一种基于负载电位的芯片引脚悬空检测电路的检测方法，其特征在于：步骤S8中，当所述上拉结果OUT1和所述下拉结果OUT2表示比较器U1、比较器U2均为高电平时，所述待测PIN的引脚悬空；当所述上拉结果OUT1和所述下拉结果OUT2表示比较器U1、比较器U2均为低电平时，所述待测PIN的引脚未悬空。

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【技术特征摘要】

1.一种基于负载电位的芯片引脚悬空检测电路，其特征在于：包括与待测pin连接的开关电路，通过所述开关电路分别与所述待测pin连接的上拉电路、下拉电路，与电源电压分别相连的第一参考电压电路、第二参考电压电路，正相输入与所述待测pin相连、反相输入与所述第一参考电压电路相连的比较器u1，反相输入与所述待测pin相连、正相输入与所述第二参考电压电路相连的比较器u2和与所述上拉电路、所述下拉电路、所述开关电路均相连的时序电路；

2.根据权利要求1所述的一种基于负载电位的芯片引脚悬空检测电路，其特征在于：所述pmos管电流镜像电路包括栅极相连的第一pmos管pm1、第二pmos管pm2和第三pmos管pm3，pm1、pm2、pm3的源极均与电源电压vdd相连，pm1的栅极和漏极相连、漏极与所述nmos管电流镜像电路中nm2的漏极相连，pm2的漏极与pm4源极相连；

3.根据权利要求2所述的一种基于负载电位的芯片引脚悬空检测电路，其特征在于：所述nmos管电流镜像电路包括栅极均相连，源极均相连后接地的第一nmos管nm1、第二nmos管nm2、第三nmos管nm3和第四nmos管nm4；

4.根据权利要求3所述的一种基于负载电位的芯片引脚悬空检测电路，其特征在于：nm1、nm2、nm3、nm4流过的电流分别为i1、i2、i3、i4，基准电流currentsource的输出电流为i0；

5.根据权利要求3所述的一种基于负载电位的芯片...

【专利技术属性】
技术研发人员：毛洪卫，涂盛涛，刘松松，吴珂，
申请(专利权)人：北京伽略电子股份有限公司，
类型：发明
国别省市：

全部详细技术资料下载我是这个专利的主人