【技术实现步骤摘要】
本专利技术属于模拟集成电路设计技术，具体涉及一种高速信号传输芯片中基于功耗平均化原理的相位控制电路及方法。
技术介绍
1、高速信号传输芯片的速度和功耗限制着产品在高速系统中的应用。数据驱动类产品的高性能往往伴随着高功耗，芯片功耗过大，散热温度变高，芯片的寿命、可靠性和电性能都会受到影响，在具体的设计中需要对功耗、性能和面积三者进行权衡。主流的低电压标准信号lvttl/lvcmos/lvds等驱动器信号链路上常采用反向器驱动技术实现，由于输入信号的斜率不为无穷大，因此会在某一段输入电压范围内造成反相器pmos和nmos同时导通，形成电源到地之间的直流通路，引入了动态短路电流，需要从电路设计角度进行优化。
技术实现思路
1、为解决
技术介绍
中存在的上述技术问题，本专利技术提供一种高速信号传输芯片中基于功耗平均化原理的相位控制电路及方法，通过对数据信号进行延时处理，输出具有固定相位延迟关系的数据信号，用于降低后级电路的电流峰值，达到功耗平均分布的效果。
2、本专利技术的技术解决方案是：一种高速信号传输芯片中基于功耗平均化原理的相位控制电路，其特征在于：所述高速信号传输芯片中基于功耗平均化原理的相位控制电路包括数据接收电路、相位控制电路和输出驱动电路，数据接收电路、相位控制电路和输出驱动电路依次连接，数据接收电路用于对输入的数据信号进行接收，产生极性相同的两路cmos信号，相位控制电路用于产生两组多路具有固定相位延时的控制信号，输出驱动电路用于将输入的数据信号转换为满足系统应用的
3、进一步的，数据接收电路包括反相器inv1、反相器inv2和反相器inv3，反相器inv1分别接反相器inv2和反相器inv3，反相器inv2和反相器inv3分别接相位控制电路。
4、进一步的，相位控制电路包括与非门nand1、或非门nor1、pmos控制电路和nmos控制电路，与非门nand1的输出data_in1b接pmos控制电路，或非门nor1的输出data_in2b接nmos控制电路，反相器inv2的输出接与非门nand1，反相器inv3的输出接或非门nor1，pmos控制电路的输出v_pg<0:n>依次接输出驱动电路，nmos控制电路的输出v_ng<0:n>依次接输出驱动电路。
5、进一步的，输出驱动电路由n+1个并联pmos管和n+1个并联nmos管构成，所有pmos管中pmos管0的尺寸最小，pmos管1、pmos管2至pmos管n尺寸依次增大，所有pmos管的源端接电源vdd，所有pmos管的漏端接输出端vo，pmos管的栅端依次接pmos控制电路的输出v_gp<0>、v_gp<1>、v_gp<2>至v_gp<n>，所有nmos管中nmos管0的尺寸最小，nmos管1、nmos管2至nmos管n尺寸依次增大，所有nmos管的源端接地gnd，所有漏端接输出端vo，nmos管的栅端依次接nmos控制电路的输出v_gn<0>、v_gn<1>、v_gn<2>至v_gn<n>。
6、一种实现上述的高速信号传输芯片中基于功耗平均化原理的相位控制电路的方法，其特殊之处在于：该方法包括以下步骤：
7、1)输入数据信号data_in变为高电平，数据接收电路的输出data_in1和data_in2为高电平；
8、2)首先相位控制电路输出v_pg<0>和v_ng<0>同步翻转为低电平，分别开启尺寸最小的pmos管0管并关断尺寸最小的nmos管0管并关，同时开启的pmos管0管并关和nmos管1-nmos管n管并关引入较短时间的短路电流；经过一定的时间间隔t相位控制电路输出v_pg<1>和v_ng<1>翻转为低电平，分别开启pmos管1管并关和关断nmos管1管并关，同时开启的pmos管0-pmos管1管并关和nmos管2-nmos管n管并关引入较短时间的短路电流；依次类推，经过一定的时间间隔t*n，相位控制电路输出v_pg<n>和v_ng<n>翻转为低电平，分别开启尺寸最大的pmos管n管并关和关断尺寸最大的nmos管n管并关，随信号稳定后短路电流变为0；
9、3)随着多位逻辑信号的控制，输出驱动电路的pmos管尺寸由小到大依次开启，nmos管尺寸由大到小依次关闭，降低了输出驱动电路的电流峰值，达到功耗平均分布的效果，最终vo输出高电平。
10、本专利技术提供的一种高速信号传输芯片中基于功耗平均化原理的相位控制电路及方法，针对开关信号的同步动态电流过大的问题进行控制方法研究，通过一路单端输入lvcmos数据信号进行处理，产生一组极性相同的数据信号，通过与使能信号进行逻辑组合对数据信号进行延时处理，输出两组具有固定相位延迟关系的lvcmos数据信号，用于降低后级电路的电流峰值，达到功耗平均分布的效果。
11、本专利技术的有益效果是：本专利技术设计一种高速信号传输芯片中基于功耗平均化原理的相位控制方法及电路，通过对数据信号进行延时处理，输出具有固定相位延迟关系的数据信号，用于降低后级电路的电流峰值，达到功耗平均分布的效果。
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1.一种高速信号传输芯片中基于功耗平均化原理的相位控制电路，其特征在于：所述高速信号传输芯片中基于功耗平均化原理的相位控制电路包括数据接收电路、相位控制电路和输出驱动电路，所述数据接收电路、相位控制电路和输出驱动电路依次连接，所述数据接收电路用于对输入的数据信号进行接收，产生极性相同的两路CMOS信号，所述相位控制电路用于产生两组多路具有固定相位延时的控制信号，所述输出驱动电路用于将输入的数据信号转换为满足系统应用的强驱动能力的LVCMOS信号。
2.根据权利要求1所述的高速信号传输芯片中基于功耗平均化原理的相位控制电路，其特征在于：所述数据接收电路包括反相器INV1、反相器INV2和反相器INV3，所述反相器INV1分别接反相器INV2和反相器INV3，所述反相器INV2和反相器INV3分别接相位控制电路。
3.根据权利要求2所述的高速信号传输芯片中基于功耗平均化原理的相位控制电路，其特征在于：所述相位控制电路包括与非门NAND1、或非门NOR1、PMOS控制电路和NMOS控制电路，所述与非门NAND1的输出Data_in1b接PMOS控制电路，所述或非
4.根据权利要求3所述的高速信号传输芯片中基于功耗平均化原理的相位控制电路，其特征在于：所述输出驱动电路由n+1个并联PMOS管和n+1个并联NMOS管构成，所有PMOS管中PMOS管0的尺寸最小，PMOS管1、PMOS管2至PMOS管n尺寸依次增大，所有PMOS管的源端接电源VDD，所有PMOS管的漏端接输出端VO，PMOS管的栅端依次接PMOS控制电路的输出V_GP<0>、V_GP<1>、V_GP<2>至V_GP<n>，所有NMOS管中NMOS管0的尺寸最小，NMOS管1、NMOS管2至NMOS管n尺寸依次增大，所有NMOS管的源端接地GND，所有漏端接输出端VO，NMOS管的栅端依次接NMOS控制电路的输出V_GN<0>、V_GN<1>、V_GN<2>至V_GN<n>。
5.一种实现权利要求1所述的高速信号传输芯片中基于功耗平均化原理的相位控制电路的方法，其特征在于：该方法包括以下步骤：
...【技术特征摘要】
1.一种高速信号传输芯片中基于功耗平均化原理的相位控制电路，其特征在于：所述高速信号传输芯片中基于功耗平均化原理的相位控制电路包括数据接收电路、相位控制电路和输出驱动电路，所述数据接收电路、相位控制电路和输出驱动电路依次连接，所述数据接收电路用于对输入的数据信号进行接收，产生极性相同的两路cmos信号，所述相位控制电路用于产生两组多路具有固定相位延时的控制信号，所述输出驱动电路用于将输入的数据信号转换为满足系统应用的强驱动能力的lvcmos信号。
2.根据权利要求1所述的高速信号传输芯片中基于功耗平均化原理的相位控制电路，其特征在于：所述数据接收电路包括反相器inv1、反相器inv2和反相器inv3，所述反相器inv1分别接反相器inv2和反相器inv3，所述反相器inv2和反相器inv3分别接相位控制电路。
3.根据权利要求2所述的高速信号传输芯片中基于功耗平均化原理的相位控制电路，其特征在于：所述相位控制电路包括与非门nand1、或非门nor1、pmos控制电路和nmos控制电路，所述与非门nand1的输出data_in1b接pmos控制电路，所述或非门nor1的输出data_in2b接nmos控制电路，所述反相器inv2的输出接与非门nand1，所述反相器in...
【专利技术属性】
技术研发人员：马洁，吕俊盛，张溢华，李潇，刘颖，陈嘉仪，
申请(专利权)人：西安翔腾微电子科技有限公司，
类型：发明
国别省市：
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