【技术实现步骤摘要】
本专利技术涉及半导体mosfet制造领域，具体涉及一种基于砷化镓的mosfet及其制备方法。
技术介绍
1、半导体技术作为信息产业的核心和基础，被视为衡量一个国家科学技术进步和综合国力的重要标志。在过去的40多年中，以硅cmos技术为基础的集成电路技术遵循摩尔定律通过缩小器件的特征尺寸来提高芯片的工作速度、增加集成度以及降低成本，集成电路的特征尺寸由微米尺度进化到纳米尺度。但是当mos器件的栅长减小到90纳米后，栅氧化层的厚度只有1.2纳米，摩尔定律开始面临来自物理与技术方面的双重挑战。
2、金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)。学术界与产业界普遍认为：采用高迁移率沟道材料替代传统硅材料将是cmos技术的重要发展方向，其中砷化镓沟道材料最有可能在近期实现大规模应用。砷化镓的电子迁移率比硅要高，砷化镓沟道cmos器件已经成为解决硅基cmos遇到的问题的有效途径。
3、砷化镓作为宽禁带半导体材料，在功率mosfet中作为沟道材料更耐高压。而且，砷化镓也作为高迁移率材料，可以提升mosfet驱动电流。随着集成电路的发展，器件尺寸收缩，要求提升驱动电流，提高载流子数量和运输速度，提高功率器件的开关速度。但同时沟道横向电场会随着尺寸减小而增大，导致被加速的载流子在漏端附近造成晶格损伤，器件参数退化漂移严重，影响器件可靠性以及器件的寿命。要想提高器件性能，最先想到的是优化器件源漏结构。开
4、在对砷化镓基mosfet进行优化时，类似于硅基mosfet，利用金属制造源漏。采用肖特基结作为源、漏会有如下优点：1，有较好的电流开关比、较低的寄生电阻和寄生电容；2，源漏区耗尽宽度小，在尺寸收缩下，减小短沟道效应给器件带来的影响。但是也会出现源、漏区域都有陡峭的势垒降，导致载流子到达漏端速度过高，导致载流子与晶格的碰撞电离成为主要的能量消耗形式之一，使得mos的阈值电压、线性区跨导等参数发生漂移或退化，影响器件的可靠性，长时间的晶格碰撞使得器件退化严重，寿命缩短。
技术实现思路
1、本专利技术的目的在于针对现有砷化镓基mosfet的不足，提供一种制造杂质分凝源漏的结构优化方案，源、漏金属分别和沟道形成不同杂质分凝式肖特基结结构，该器件结构具有高驱动电流、高开关比、低寄生电阻和电容等优势，在砷化镓基mosfet的尺寸微缩工艺和结构优化方向，有借鉴意义。
2、本专利技术的目的是通过以下技术方案实现的：
3、一种基于砷化镓的mosfet，包括掺杂的砷化镓衬底、在砷化镓衬底上形成的源端和漏端，以及位于砷化镓衬底上位于源端和漏端之间的绝缘层，绝缘层上形成有金属栅层，使用时，所述源端和漏端分别作为源极和漏极，所述金属栅层作为栅极，所述源端是与砷化镓衬底类型相反掺杂的杂质分凝式的肖特基结，所述漏端是与砷化镓衬底类型相同掺杂的杂质分凝式的肖特基结。
4、具体为，所述砷化镓衬底的掺杂类型为p型掺杂时，所述源端的掺杂类型为n型掺杂，所述漏端的掺杂类型为p型掺杂；
5、所述砷化镓衬底的掺杂类型为n型掺杂时，所述源端的掺杂类型为p型掺杂，所述漏端的掺杂类型为n型掺杂。
6、优选的，所述p型掺杂使用的杂质选自以下至少一种：硼、铝、铟；
7、所述n型掺杂使用的杂质选自以下至少一种：氮、磷、锑。
8、具体的，所述源端或漏端的掺杂类型为n型掺杂时，肖特基结使用材料为augaas/n-gaas；
9、所述源端或漏端的掺杂类型为p型掺杂时，肖特基结使用材料为augaas/p-gaas。
10、具体的，所述绝缘层的材料为氧化铝、氧化铪或者氧化镧，厚度为1～10nm；
11、所述金属栅层的材料为钨、镍、铝或者其他金属，厚度为30～300nm。
12、本专利技术还提供了所述基于砷化镓的mosfet的制备方法，包括以下步骤：
13、(1)在掺杂的砷化镓衬底表面沉积形成绝缘层，在绝缘层表面再沉积形成金属栅层；
14、(2)通过刻蚀工艺除去栅极区域之外多余的金属栅层和绝缘层；
15、(3)在掺杂的砷化镓衬底表面、位于栅极两侧的区域分别先沉积金属形成金属互化物，之后再分别形成源端和漏端，所述源端是与砷化镓衬底类型相反掺杂的杂质分凝式的肖特基结，所述漏端是与砷化镓衬底类型相同掺杂的杂质分凝式的肖特基结。
16、其中金属为金，沉积的厚度为30～100nm。
17、具体的，源端的形成方式为快速退火、微波退火或激光退火，掺杂方法为热扩散或离子注入；
18、漏端的形成方式为快速退火、微波退火或激光退火，掺杂方法为热扩散或离子注入。
19、源端形成时的退火温度为400～450℃，退火时间为1～1.5min，注入的杂质离子为硼离子，形成的杂质分凝式的肖特基结的厚度为1～2nm；
20、漏端形成时的退火温度为500～550℃，退火时间为1～1.5min，注入的杂质离子为磷离子，形成的杂质分凝式的肖特基结的厚度为10nm以上。
21、本专利技术的有益效果是：
22、1.源端区域要求源和沟道的肖特基结势垒高，形成强电场，使载流子输运速度大幅度提升，甚至达到弹道输运，以增强器件的开态电流。同时，也会提升功率器件的开关速度，尤其对于宽禁带半导体材料的功率器件，开关速度的提升是非常有必要的。可实现的工艺是选择合适的掺杂离子类型，提升源端杂质分凝肖特基结的掺杂浓度，调整退火温度和方式，以减薄分凝层厚度。
23、2.漏端区域要求漏和沟道的肖特基结势垒低，几乎接近于欧姆接触，使在源端加速的载流子，在漏端区域不继续加速，因为漏端区域电场对载流子的加速对于器件电流提升基本无作用。反而，过高的载流子速度会引起热电子效应，更高的动能最后只会转化为热能，使得器件性能变差，减少器件寿命。可实现的工艺是选择合适的掺杂离子类型，减小源端杂质分凝肖特基结的掺杂浓度，调整退火温度和方式，以增加分凝层厚度。
24、综上所述，在制备mosfet中的源、漏优化包括：在制备源端和沟道的结时，采用与衬底砷化镓掺杂相反的杂质分凝肖特基结，以提高源端区域的载流子注入电流速度和浓度，进而提高器件的驱动电流。同时在制备漏端和沟道的结时，采用与衬底砷化镓掺杂相同的杂质分凝肖特基结，以减小漏端区域的电场强度，进而减小高速载流子对晶格的碰撞，减少热电子效应(hci)，增强器件可靠性。本专利技术能够通过调节源、漏区域和沟道的肖特基结的势垒高度，有效提升宽禁带半导体衬底器件的驱动电流，同时提高其寿命和可靠性。
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1.一种基于砷化镓的MOSFET，包括掺杂的砷化镓衬底、在砷化镓衬底上形成的源端和漏端，以及位于砷化镓衬底上位于源端和漏端之间的绝缘层，绝缘层上形成有金属栅层，使用时，所述源端和漏端分别作为源极和漏极，所述金属栅层作为栅极，其特征在于，所述源端是与砷化镓衬底类型相反掺杂的杂质分凝式的肖特基结，所述漏端是与砷化镓衬底类型相同掺杂的杂质分凝式的肖特基结。
2.根据权利要求1所述基于砷化镓的MOSFET，其特征在于，所述砷化镓衬底的掺杂类型为P型掺杂时，所述源端的掺杂类型为N型掺杂，所述漏端的掺杂类型为P型掺杂；
3.根据权利要求2所述基于砷化镓的MOSFET，其特征在于，所述P型掺杂使用的杂质选自以下至少一种：硼、铝、铟；
4.根据权利要求2所述基于砷化镓的MOSFET，其特征在于，所述源端或漏端的掺杂类型为N型掺杂时，肖特基结使用材料为AuGaAs/n-GaAs；
5.根据权利要求1所述基于砷化镓的MOSFET，其特征在于，所述绝缘层的材料为氧化铝、氧化铪或氧化镧，厚度为1～10nm；
6.权利要求1～5任一所述基于砷化镓
7.根据权利要求6所述制备方法，其特征在于，在掺杂的砷化镓衬底表面、位于栅极两侧的区域分别先沉积金属形成金属互化物，之后再形成源端和漏端；
8.根据权利要求6所述制备方法，其特征在于，源端的形成方式为快速退火、微波退火或激光退火，掺杂方法为热扩散或离子注入；
9.根据权利要求8所述制备方法，其特征在于，源端形成时的退火温度为400～450℃，退火时间为1～1.5min，注入的杂质离子为硼离子，形成的杂质分凝式的肖特基结的厚度为1～2nm；
...【技术特征摘要】
1.一种基于砷化镓的mosfet，包括掺杂的砷化镓衬底、在砷化镓衬底上形成的源端和漏端，以及位于砷化镓衬底上位于源端和漏端之间的绝缘层，绝缘层上形成有金属栅层，使用时，所述源端和漏端分别作为源极和漏极，所述金属栅层作为栅极，其特征在于，所述源端是与砷化镓衬底类型相反掺杂的杂质分凝式的肖特基结，所述漏端是与砷化镓衬底类型相同掺杂的杂质分凝式的肖特基结。
2.根据权利要求1所述基于砷化镓的mosfet，其特征在于，所述砷化镓衬底的掺杂类型为p型掺杂时，所述源端的掺杂类型为n型掺杂，所述漏端的掺杂类型为p型掺杂；
3.根据权利要求2所述基于砷化镓的mosfet，其特征在于，所述p型掺杂使用的杂质选自以下至少一种：硼、铝、铟；
4.根据权利要求2所述基于砷化镓的mosfet，其特征在于，所述源端或漏端的掺杂类型为n型掺杂时，肖...
【专利技术属性】
技术研发人员：张睿，闫婧，
申请(专利权)人：浙江大学杭州国际科创中心，
类型：发明
国别省市：
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