【技术实现步骤摘要】
本专利技术涉及半导体，具体涉及一种优化emi性能的分离栅型的绝缘栅双极晶体管。
技术介绍
1、提高绝缘栅双极晶体管(igbt，insulate-gate bipolar transistor)的性能是电力电子技术进步的关键，cstbt(carrier stored trench-gate bipolar transistor，载流子存储式沟槽栅型双极晶体管)是实现整体损耗降低的最佳解决方案之一。由于载流子存储层(cs层)的存在，导通压降(von，collector-emitter saturation voltage)和关断损耗(eoff，turn-off switching loss)之间的平衡上实现巨大的改善，但是这个cs层在发射极侧形成空穴势垒(hole barrier)使得大量空穴堆积在栅极，形成负电容现象，同时也导致电磁干扰(emi，electromagnetic interference)噪声的产生。与传统igbt结构相比，总开关损耗(etotal，total switching loss)-导通损耗-安全工作区(soa，safe operatingarea)三者和emi噪声之间的权衡更加复杂。引起emi噪声的主要因素是导通期间的di/dt(电流对时间的变化率)和dv/dt(电压对时间的变化率)。通常，di/dt和dv/dt与栅极电阻(rg，gate resistor)和米勒电容(cres，miller capacitance)的乘积或栅极电阻和输入电容(cies，input capacitance)的乘积成反比，如
2、为了改善cstbt的etotal和emi之间的权衡。对于1200v级cstbt，连续有源沟槽结构可以降低cies，以改善器件开启时dv/dt和eon(开启损耗)之间的权衡。对于600v级cstbt，因为emi噪声与浪涌电流(isurge，surge current)或di/dt有关，栅极-集电极电容(cgc，gate-collector capacitance)降低(即cres降低)可以改善etotal和emi噪声之间复杂的权衡。
3、现有cstbt结构由于载流子存储层的存在，导通压降von和关断损耗eoff之间的平衡上实现巨大的改善，但是这个cs层在发射极侧形成空穴势垒，使得大量空穴堆积在栅极，形成负电容现象，同时也导致emi噪声的产生。
技术实现思路
1、为了解决现有技术中存在的上述问题，本专利技术提供了一种优化emi性能的分离栅型的绝缘栅双极晶体管。本专利技术要解决的技术问题通过以下技术方案实现：
2、一种优化emi性能的分离栅型的绝缘栅双极晶体管，所述绝缘栅双极晶体管包括：
3、n型缓冲层；
4、n-漂移区，设置于所述n型缓冲层上；
5、n型载流子存储层，设置于所述n-漂移区上；
6、p+基区，设置于所述n型载流子存储层上；
7、若干组分离多栅，所述若干组分离多栅沿长度方向依次间隔设置，每组所述分离多栅包括若干个第一沟槽栅电极组、若干个第二沟槽栅电极组和若干个第三沟槽栅电极组，所述若干个第一沟槽栅电极组、所述若干个第二沟槽栅电极组和所述若干个第三沟槽栅电极组沿长度方向依次间隔设置，其中，所述第一沟槽栅电极组、所述第二沟槽栅电极组和所述第三沟槽栅电极组均对应设置在从p+基区上表面延伸至所述n-漂移区内的沟槽中，所述第一沟槽栅电极组的上端连接栅极驱动、下端连接发射极，所述第二沟槽栅电极组的上端连接发射极、下端连接栅极驱动，所述第三沟槽栅电极组连接发射极；
8、若干第一栅介质层，设置于每个所述沟槽的侧壁和下壁；
9、若干第二栅介质层，设置于所述第一沟槽栅电极组、所述第二沟槽栅电极组和所述第三沟槽栅电极组上；
10、若干n+发射区，所述n+发射区从所述p+基区的上表面延伸至所述p+基区内，每个所述第一沟槽栅电极组的两侧均设置有一个所述n+发射区；
11、发射极，设置于所述p+基区、所述n+发射区和所述第二栅介质层上。
12、在本专利技术的一个实施例中，所述第一沟槽栅电极组的数量大于所述第二沟槽栅电极组的数量。
13、在本专利技术的一个实施例中，所述第二沟槽栅电极组的数量等于所述第三沟槽栅电极组的数量。
14、在本专利技术的一个实施例中，所述第一沟槽栅电极组和所述第二沟槽栅电极组均包括栅电极g和栅电极e，所述第一沟槽栅电极组的栅电极g设置于栅电极e上，所述第一沟槽栅电极组的栅电极g连接栅极驱动、栅电极e连接发射极，所述第二沟槽栅电极组的栅电极e设置于栅电极g上，所述第二沟槽栅电极组的栅电极g连接栅极驱动、栅电极e连接发射极，所述第三沟槽栅电极组包括栅电极e，所述第三沟槽栅电极组的栅电极e连接发射极。
15、在本专利技术的一个实施例中，所述n型载流子存储层的上表面位于所述第一沟槽栅电极组的栅电极e的上表面和所述第二沟槽栅电极组的栅电极g的上表面之上。
16、在本专利技术的一个实施例中，绝缘栅双极晶体管还包括若干第三栅介质层，所述第一沟槽栅电极组的栅电极g与栅电极e之间、所述第二沟槽栅电极组的栅电极g与栅电极e之间均设置所述第三栅介质层。
17、在本专利技术的一个实施例中，绝缘栅双极晶体管还包括p+集电区，设置于所述n型缓冲层的下表面。
18、在本专利技术的一个实施例中，所述n型缓冲层、所述n-漂移区、所述n型载流子存储层、所述p+基区、所述n+发射区和所述p+集电区的材料均相同。
19、在本专利技术的一个实施例中，所述n型缓冲层、所述n-漂移区、所述n型载流子存储层、所述p+基区、所述n+发射区和所述p+集电区的材料包括单晶硅、碳化硅或者氮化镓。
20、在本专利技术的一个实施例中，绝缘栅双极晶体管还包括集电极，设置于所述p+集电区的下表面。
21、与现有技术相比，本专利技术的有益效果在于：
22、本专利技术的每组分离多栅包括沿长度方向依次间隔设置的若干个第一沟槽栅电极组、若干个第二沟槽栅电极组和若干个第三沟槽栅电极组，第一沟槽栅电极组的上端连接栅极驱动、下端连接发射极，第二沟槽栅电极组的上端连接发射极、下端连接栅极驱动，第三沟槽栅电极组连接发射极，由此，通过分离沟槽栅结构优化了米勒电容cres与cies的比值关系，从而改善了器件的emi噪声，同时也避免了栅极负电容现象的产生。
23、以下将结合附图及实施例对本专利技术做进一步详细说明。...
【技术保护点】
1.一种优化EMI性能的分离栅型的绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管包括：
2.根据权利要求1所述的分离栅型的绝缘栅双极晶体管，其特征在于，所述第一沟槽栅电极组的数量大于所述第二沟槽栅电极组的数量。
3.根据权利要求2所述的分离栅型的绝缘栅双极晶体管，其特征在于，所述第二沟槽栅电极组的数量等于所述第三沟槽栅电极组的数量。
4.根据权利要求1或3所述的分离栅型的绝缘栅双极晶体管，其特征在于，所述第一沟槽栅电极组和所述第二沟槽栅电极组均包括栅电极G和栅电极E，所述第一沟槽栅电极组的栅电极G设置于栅电极E上，所述第一沟槽栅电极组的栅电极G连接栅极驱动、栅电极E连接发射极，所述第二沟槽栅电极组的栅电极E设置于栅电极G上，所述第二沟槽栅电极组的栅电极G连接栅极驱动、栅电极E连接发射极，所述第三沟槽栅电极组包括栅电极E，所述第三沟槽栅电极组的栅电极E连接发射极。
5.根据权利要求4所述的分离栅型的绝缘栅双极晶体管，其特征在于，所述N型载流子存储层的上表面位于所述第一沟槽栅电极组的栅电极E的上表面和所述第二沟槽栅电极组的栅电极G的
6.根据权利要求4所述的分离栅型的绝缘栅双极晶体管，其特征在于，还包括若干第三栅介质层，所述第一沟槽栅电极组的栅电极G与栅电极E之间、所述第二沟槽栅电极组的栅电极G与栅电极E之间均设置所述第三栅介质层。
7.根据权利要求1所述的分离栅型的绝缘栅双极晶体管，其特征在于，还包括P+集电区，设置于所述N型缓冲层的下表面。
8.根据权利要求7所述的分离栅型的绝缘栅双极晶体管，其特征在于，所述N型缓冲层、所述N-漂移区、所述N型载流子存储层、所述P+基区、所述N+发射区和所述P+集电区的材料均相同。
9.根据权利要求9所述的分离栅型的绝缘栅双极晶体管，其特征在于，所述N型缓冲层、所述N-漂移区、所述N型载流子存储层、所述P+基区、所述N+发射区和所述P+集电区的材料包括单晶硅、碳化硅或者氮化镓。
10.根据权利要求7所述的分离栅型的绝缘栅双极晶体管，其特征在于，还包括集电极，设置于所述P+集电区的下表面。
...【技术特征摘要】
1.一种优化emi性能的分离栅型的绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管包括：
2.根据权利要求1所述的分离栅型的绝缘栅双极晶体管，其特征在于，所述第一沟槽栅电极组的数量大于所述第二沟槽栅电极组的数量。
3.根据权利要求2所述的分离栅型的绝缘栅双极晶体管，其特征在于，所述第二沟槽栅电极组的数量等于所述第三沟槽栅电极组的数量。
4.根据权利要求1或3所述的分离栅型的绝缘栅双极晶体管，其特征在于，所述第一沟槽栅电极组和所述第二沟槽栅电极组均包括栅电极g和栅电极e，所述第一沟槽栅电极组的栅电极g设置于栅电极e上，所述第一沟槽栅电极组的栅电极g连接栅极驱动、栅电极e连接发射极，所述第二沟槽栅电极组的栅电极e设置于栅电极g上，所述第二沟槽栅电极组的栅电极g连接栅极驱动、栅电极e连接发射极，所述第三沟槽栅电极组包括栅电极e，所述第三沟槽栅电极组的栅电极e连接发射极。
5.根据权利要求4所述的分离栅型的绝缘栅双极晶体管，其特征在于，所述n型载流子存储层的上表面位于所述第一沟槽栅电...
【专利技术属性】
技术研发人员：贾仁需，王晶玉，元磊，张玉明，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。