半导体封装结构与半导体封装工艺制造技术

一种半导体封装结构与半导体封装工艺。该半导体封装结构具有全阵列的设计，除了在芯片外围具有第一引脚，芯片下方还具有可作为接点的第二引脚，使得芯片下方的空间得以被有效利用，而有助于提高半导体封装结构的接点密度。此半导体封装结构的工艺亦被提出。

【技术实现步骤摘要】

本专利技术涉及一种电子元件封装(electronic device package)。更具体而言，本发 明涉及一种先进四方扁平无引脚(advanced quad flat no-lead, aQFN)封装结构，以及其 制造方法。
技术介绍
在射频(radio frequency, RF)、无线、携带型应用及个人电脑(personal computer, PC)周边设备市场中，一般对于提高较小封装的效能以及增加的输入或输出 (input/output, 1/0)数目存在较高的需求。例如四方扁平无引脚(quad flat no-lead, QFN)封装已被广泛接受，且通常适用于包括高频传输(诸如经由RF频宽进行的高频传输) 的芯片封装。对于QFN封装结构而言，通常以焊线架制成芯片垫(die pad)以及周围引脚 (lead)。QFN封装结构通常透过表面安装技术(surface mounting technology, SMT)焊接 至印刷电路板(printed circuit board,PCB)0因此，QFN封装结构的芯片垫及引脚应设计 成可与封装处理能力相配，并可提升长期焊点可靠性。另一方面，为了提升接点密度，申请人更提出先进四方扁平无引脚(advanced Quad Flat No Lead, aQFN)封装结构。如图1所示，aQFN封装结构100包括芯片110、芯片 垫122、多个引脚124、多条焊线130以及封装胶体140。芯片垫122与引脚124是经由同一 金属板蚀刻而成，且分别暴露于封装胶体140的底部。暴露的引脚124作为aQFN封装结构 110的对外接点。焊线130连接于芯片110与引脚124之间。虽然引脚124成面阵列配置于芯片110外围，但芯片110下方的空间仍旧被芯片 垫122所占用，而无法被有效利用。
技术实现思路
本专利技术提供一种半导体封装结构，具有全阵列(full array)的引脚设计，而可提 高接点密度。本专利技术提供一种半导体封装工艺，可形成具有全阵列(full array)的引脚分布的 封装结构。为具体描述本专利技术的内容，在此提出一种半导体封装结构，包括芯片、多个引脚、 多个接垫、多条重布线路、多条焊线、填充材以及封装胶体。所述多个引脚阵列配置于平面 上，且包括位于芯片外围的多个第一引脚以及位于芯片下方且邻近芯片的多个第二引脚。 每一个引脚包括上表面、下表面、上倾斜部，其配置邻近于各引脚的上表面，以及下倾斜部， 其配置邻近于各引脚的下表面。接垫位于芯片之外，而重布线路分别连接于接垫与第二引 脚之间。焊线分别连接于芯片与接垫之间以及芯片与第一引脚之间。填充材填入芯片与第 二引脚之间。封装胶体形成于芯片、接垫、重布线路、焊线以及引脚上，以实质上覆盖引脚的 上倾斜部，且引脚的下倾斜部至少部分从封装胶体的下表面向外延伸。在本专利技术的实施例中，所述半导体封装结构还包括第一金属镀层，其配置于每一 个第一引脚的上表面、每一个第二引脚的上表面、接垫以及重布线路上。每一个第一引脚的 上表面及其上的第一金属镀层被包封于封装胶体内，而每一个第二引脚的上表面及其上的 第一金属镀层被包封于填充材内。在本专利技术的实施例中，所述半导体封装结构还包括第二金属镀层，其配置于每一 个第一引脚的下表面与每一个第二引脚的下表面上。接垫以及重布线路未被第二金属镀层覆盖。 在本专利技术的实施例中，填充材的材料与封装胶体的材料相同。在本专利技术的实施例中，所述半导体封装结构还包括粘着层，配置于芯片的底面与 填充材之间。本专利技术又提出一种半导体封装工艺。首先，提供导电基板，其具有顶面以及相对于 顶面的背面。导电基板的顶面具有芯片接合区域。接着，形成图案化的第一金属镀层于导 电基板的顶面。第一金属镀层包括位于芯片接合区域之外的多个第一引脚金属图案、位于 芯片接合区域之外的多个接垫金属图案、位于芯片接合区域内的多个第二引脚金属图案以 及分别连接于第二引脚金属图案以及接垫金属图案之间的多个重布线路金属图案。并且， 形成图案化的第二金属镀层于导电基板的底面。然后，以第一金属镀层为掩模来半蚀刻导 电基板，以在导电基板未被第一金属镀层覆盖的区域上形成凹陷。接着，形成填充材于芯片 接合区域内的凹陷内。并且，接合芯片至导电基板的芯片接合区域。芯片被放置于填充材 以及第二引脚金属图案上，并且通过多条焊线分别连接芯片与接垫金属图案以及分别连接 芯片与第一引脚金属图案。然后，形成封装胶体于导电基板的顶面上，以使封装胶体包封芯 片以及焊线，且封装胶体填满凹陷的其余部分。之后，以第二金属镀层为掩模来蚀刻导电基 板，以形成位于芯片接合区域之外的多个第一引脚、位于芯片接合区域之外的多个接垫、位 于芯片接合区域内的多个第二引脚以及分别连接于第二引脚以及接垫之间的多条重布线 路。本专利技术提出另一种半导体封装工艺。首先，提供导电基板，其具有顶面以及相对于 顶面的背面。导电基板的顶面具有芯片接合区域。接着，形成图案化的第一金属镀层于导 电基板的顶面。第一金属镀层包括位于芯片接合区域之外的多个第一引脚金属图案、位于 芯片接合区域之外的多个接垫金属图案、位于芯片接合区域内的多个第二引脚金属图案以 及分别连接于第二引脚金属图案以及接垫金属图案之间的多个重布线路金属图案。并且， 形成图案化的第二金属镀层于导电基板的底面。然后，以第一金属镀层为掩模来蚀刻导电 基板，以在导电基板未被第一金属镀层覆盖的区域上形成凹陷。接着，接合芯片至导电基板 的芯片接合区域，并且通过多条焊线分别连接芯片与接垫金属图案以及分别连接芯片与第 一引脚金属图案。然后，形成封装胶体于导电基板的顶面上，以使封装胶体包封芯片以及焊 线，且封装胶体填满凹陷。之后，以第二金属镀层为掩模来蚀刻导电基板，以形成位于芯片 接合区域之外的多个第一引脚、位于芯片接合区域之外的多个接垫、位于芯片接合区域内 的多个第二引脚以及分别连接于第二引脚以及接垫之间的多条重布线路。本专利技术提出又一种半导体封装工艺。首先，提供导电基板，其具有顶面以及相对于 顶面的背面。导电基板的顶面具有芯片接合区域。接着，形成图案化的第一金属镀层于导 电基板的顶面。第一金属镀层包括位于芯片接合区域之外的多个第一引脚金属图案以及位于芯片接合区域之外的多个接垫金属图案。并且，形成图案化的第二金属镀层于导电基板 的底面。然后，形成图案化的光致抗蚀剂层于导电基板的顶面。光致抗蚀剂层包括位于芯 片接合区域之外的多个第一引脚光致抗蚀剂图案、位于芯片接合区域之外的多个接垫光致 抗蚀剂图案、位于芯片接合区域内的多个第二引脚光致抗蚀剂图案以及分别连接于第二引 脚光致抗蚀剂图案以及接垫光致抗蚀剂图案之间的多个重布线路光致抗蚀剂图案。之后， 以光致抗蚀剂层为掩模来半蚀刻导电基板，以在导电基板未被光致抗蚀剂层覆盖的区域上 形成凹陷。接着，移除光致抗蚀剂层，并且接合芯片至导电基板的芯片接合区域。芯片通过 多条焊线分别连接芯片与接垫金属图案以及分别连接芯片与第一引脚金属图案。然后，形 成封装胶体于导电基板的顶面上，以使封装胶体包封芯片以及焊线，且封装胶体填满凹陷。 之后，以第二金属镀层为掩模来蚀刻导电基板，以形成位于芯片接合区域之外的多个第一 引脚、位于芯片接合区域之外的多个接垫、位于本文档来自技高网...

【技术保护点】
一种半导体封装结构，包括：芯片；多个引脚，阵列配置于平面上，该多个引脚包括位于该芯片之外的多个第一引脚以及位于该芯片下方且邻近该芯片的多个第二引脚，其中各该引脚包括：上表面；下表面；上倾斜部，配置邻近于各该引脚的上表面；下倾斜部，配置邻近于各该引脚的下表面；多个接垫，位于该芯片之外；多条重布线路，分别连接于该多个接垫与该多个第二引脚之间；多条焊线，分别连接于该芯片与该多个接垫之间以及该芯片与该多个第一引脚之间；填充材，填入该芯片与该多个第二引脚之间；封装胶体，形成于该芯片、该多个接垫、该多个重布线路、该多个焊线以及该多个引脚上，以实质上覆盖该多个引脚的该多个上倾斜部，且该多个引脚的该多个下倾斜部至少部分从该封装胶体的下表面向外延伸。

【技术特征摘要】
一种半导体封装结构，包括芯片；多个引脚，阵列配置于平面上，该多个引脚包括位于该芯片之外的多个第一引脚以及位于该芯片下方且邻近该芯片的多个第二引脚，其中各该引脚包括上表面；下表面；上倾斜部，配置邻近于各该引脚的上表面；下倾斜部，配置邻近于各该引脚的下表面；多个接垫，位于该芯片之外；多条重布线路，分别连接于该多个接垫与该多个第二引脚之间；多条焊线，分别连接于该芯片与该多个接垫之间以及该芯片与该多个第一引脚之间；填充材，填入该芯片与该多个第二引脚之间；封装胶体，形成于该芯片、该多个接垫、该多个重布线路、该多个焊线以及该多个引脚上，以实质上覆盖该多个引脚的该多个上倾斜部，且该多个引脚的该多个下倾斜部至少部分从该封装胶体的下表面向外延伸。2.如权利要求1所述的半导体封装结构，还包括第一金属镀层，配置于每一个第一引脚的该上表面、每一个第二引脚的该上表面、该多 个接垫以及该多个重布线路上，其中每一个第一引脚的该上表面及其上的该第一金属镀层被包封于该封装胶体内，而 每一个第二引脚的该上表面及其上的该第一金属镀层被包封于该填充材内。3.如权利要求1所述的半导体封装结构，还包括第二金属镀层，配置于每一个第一引脚的该下表面与每一个第二引脚的该下表面上， 其中该多个接垫以及该多个重布线路未被第二金属镀层覆盖。4.如权利要求1所述的半导体封装结构，其中该填充材的材料与该封装胶体的材料相同。5.如权利要求1所述的半导体封装结构，还包括粘着层，配置于该芯片的底面与该填 充材之间。6.一种半导体封装工艺，包括提供导电基板，该导电基板具有顶面以及相对于该顶面的背面，该导电基板的该顶面 具有芯片接合区域；形成图案化的第一金属镀层于该导电基板的该顶面，该第一金属镀层包括位于该芯片 接合区域之外的多个第一引脚金属图案、位于该芯片接合区域之外的多个接垫金属图案、 位于该芯片接合区域内的多个第二引脚金属图案以及分别连接于该多个第二引脚金属图 案以及该多个接垫金属图案之间的多个重布线路金属图案； 形成图案化的第二金属镀层于该导电基板的该底面；以该第一金属镀层为掩模来半蚀刻该导电基板，以在该导电基板未被该第一金属镀层 覆盖的区域上形成凹陷；形成填充材于该芯片接合区域内的该凹陷内；接合芯片至该导电基板的该芯片接合区域，该芯片被放置于该填充材以及该多个第二引脚金属图案上，并且通过多条焊线分别连接该芯片与该多个接垫金属图案以及分别连接 该芯片与该多个第一引脚金属图案；形成封装胶体于该导电基板的该顶面上，以使该封装胶体包封该芯片以及该多个焊 线，且该封装胶体填满该凹陷的其余部分；以及以该第二金属镀层为掩模来蚀刻该导电基板，以形成位于该芯片接合区域之外的多个 第一引脚、位于该芯片接合区域之外的多个接垫、位于该芯片接合区域内的多个第二引脚 以及分别连接于该多个第二引脚以及该多个接垫之间的多条重布线路。7.如权利要求6所述的半导体封装工艺，其中形成该填充材的方法包括贴附干膜于该 芯片接合区域上或是在该芯片接合区域进行点胶。8.如权利要求6所述的半导体封装工艺，其中形成图案化的该第一金属镀层的方法包括形成第一图案化掩模于该导电基板的该顶面上；以及电镀形成该第一金属镀层于该顶面被该第一图案化掩模所暴露的区域上。9.如权利要求6所述的半导体封装工艺，其中图案化的该第二金属镀层是在形成该封 装胶体于该导电基板的该顶面之后，才被形成于该导电基板的该底面。10.一种半导体封装工艺，包括提供导电基板，该导电基板具有顶面以及相对于该顶面的背面，该导电基板的该顶面 具有芯片接合区域；形成图案化的第一金属镀层于该导电基板的该顶面，该第一金属镀层包括位于该芯片 接合区域之外的多个第一引脚金属图案、位于该芯片接合区域之外的多个接垫金属图案、 位于该芯片接合区域内的多个第二引脚金属图案以及分别连接于该多个第二引脚金属图 案以及该多个接垫金属图案之间的多个重布线路金属图案； 形成图案化的第二金属镀层于该导电基板的该底面；以该第一金属镀层为掩模来蚀刻该导电基板，以在该导电基板未被该第一金属镀层覆 盖的区域上形成凹陷；接合芯片至该导电基板的该芯片接合区域，并且通过多条焊线分别连接该芯片与该多 个接垫金属图案以及分别连接该芯片与该多个第一引脚金属图案；形成封装胶体于该导电基板的该顶面上，以使该封装胶体包封该芯片以及该多个焊 线，且该封装胶体填满该凹陷；以及以该第二金属镀层为掩模来蚀刻该导电基板，以形成位于该芯片接合区域之外的多个 第一引脚、位于该芯片接合区域之外的多个接垫、位于该芯片接...

【专利技术属性】
技术研发人员：廖国成，
申请(专利权)人：日月光半导体制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]