【技术实现步骤摘要】
【国外来华专利技术】
本公开整体涉及存储器控制器，并且更具体地，涉及以提高存储器设备的数据总线的利用率的方式调度存储器命令。
技术介绍
1、已使用数十年的一种常见类型的计算机存储器是动态随机存取存储器(dram)，其是需要周期性刷新以保持存储于其中的数据的随机存取存储器(ram)的形式。较早的dram具体实施是异步的，这意味着系统时钟不用于协调存储器访问，而许多较新的具体实施是同步的(sdram)，这意味着时钟用于协调存储器访问。
2、存储器(包括sdram存储器)通常被组织成称为存储体(bank)的子区段。存储体被配置为彼此独立地操作，使得该设备可以同时在每个存储体中对存储器访问命令进行操作。这允许存储器设备实现更大的并发性和更高的数据速率。一种类型的sdram是低功耗双倍数据速率(lpddr sdram)，其消耗比其他具体实施少的功率并且因此非常适合于诸如移动计算等应用。
3、国际半导体存储器标准已经通过确保由不同供应商提供的产品之间的兼容性而促进了各种电子产品的高容量市场。jedec(joint electron device engineeringcouncil的简称)公布了许多不同的微电子技术的标准。在2019年2月，jedec公布了针对低功耗双倍数据传输速率5(lpddr5或lp5)的标准jesd209-5。该标准支持6400mbps的数据传输速率，以及每存储器设备最多至16个存储体。
技术实现思路
【技术保护点】
1.一种装置，包括：
2.根据权利要求1所述的装置，其中所述多存储体存储器操作是突发操作，并且其中所述控制电路被配置为：
3.根据权利要求2所述的装置，其中以初始读取/写入命令开始的所述多存储体存储器操作期间的每隔一个读取/写入命令被调度为延迟超过所述最小时序参数达两个周期。
4.根据权利要求2所述的装置，其中以在初始读取/写入命令之后的读取/写入命令开始的所述多存储体存储器操作期间的每隔一个读取/写入命令被调度为延迟超过所述最小时序参数达两个周期。
5.根据权利要求1所述的装置，其中所述存储体特定命令的序列在以初始存储体开始并以最终存储体结束的一个或多个遍次期间对所述多个存储体中的每个存储体进行寻址；
6.根据权利要求2所述的装置，其中所述接口包括由数据时钟信号进行时钟控制的数据总线，其中所述控制电路被配置为将所述存储器设备设置为用于所述多存储体存储器操作的特定模式，其中所述特定模式使所述存储器设备在开始所述数据时钟信号之前响应于同步命令延迟一个时钟周期，并且其中所述控制电路被进一步配置为：
7.根据权利要
8.根据权利要求6所述的装置，响应于所述读取/写入命令是写入命令，所述最小时序参数指定针对给定存储器存储体的第二激活与针对所述给定存储器存储体的写入命令之间的写入操作的最小RAS至CAS延迟(tRCDw)；并且
9.根据权利要求1所述的装置，其中所述装置是包括所述存储器设备的移动计算设备。
10.根据权利要求9所述的装置，其中所述存储器设备符合JEDECJESD209-5，低功耗双倍数据速率5(LPDDR5)。
11.一种方法，包括：
12.根据权利要求11所述的方法，其中所述多存储体存储器操作是突发操作，并且其中为了执行所述突发操作，所述存储器控制器将激活命令调度为每隔一个周期发生，并且将类型命令调度为在被调度用于激活命令的周期之间的介于中间的周期中发生。
13.根据权利要求12所述的方法，其中所述最小时序延迟是针对所述存储器设备指定的RAS至CAS延迟，并且其中所述存储器设备是同步动态随机存取存储器(SDRAM)。
14.根据权利要求13所述的方法，还包括：
15.根据权利要求13所述的方法，其中针对所述多存储体存储器操作中的给定存储器存储体的数据包括所述存储器设备的数据总线上的两个数据节拍，所述两个数据节拍中的每个节拍的长度是两个时钟周期，其中所述两个节拍被两个时钟周期分隔开，并且其中重复所述步调使来自不同存储器存储体的数据交错以提高所述多存储体存储器操作期间所述数据总线的利用率。
16.一种装置，包括：
17.根据权利要求16所述的装置，其中通过使用针对给定存储器存储体的两个激活命令来访问所述多个存储器设备，其中所述存储器控制器被配置为将激活命令调度为每隔一个时钟周期发生，并且将其他命令调度为在介于中间的时钟周期发生。
18.根据权利要求17所述的装置，其中所述最小时序延迟是针对所述多个存储器设备指定的RAS至CAS延迟，并且其中所述多周期窗口是所述命令总线的时钟信号的两个时钟周期。
19.根据权利要求18所述的装置，其中所述多个存储器设备具有操作模式，在所述操作模式中，在开始所述数据总线的时钟信号之前，将从所述存储器控制器接收的同步命令延迟一个或多个时钟周期，并且其中所述存储器控制器被配置为将所述特定存储器设备设置为所述操作模式以便执行所述突发存储器操作。
20.根据权利要求18所述的装置，其中所述读取/写入命令序列被调度为使得来自所述一组存储器存储体的数据在所述数据总线上被完全交错。
...【技术特征摘要】
【国外来华专利技术】
1.一种装置，包括：
2.根据权利要求1所述的装置，其中所述多存储体存储器操作是突发操作，并且其中所述控制电路被配置为：
3.根据权利要求2所述的装置，其中以初始读取/写入命令开始的所述多存储体存储器操作期间的每隔一个读取/写入命令被调度为延迟超过所述最小时序参数达两个周期。
4.根据权利要求2所述的装置，其中以在初始读取/写入命令之后的读取/写入命令开始的所述多存储体存储器操作期间的每隔一个读取/写入命令被调度为延迟超过所述最小时序参数达两个周期。
5.根据权利要求1所述的装置，其中所述存储体特定命令的序列在以初始存储体开始并以最终存储体结束的一个或多个遍次期间对所述多个存储体中的每个存储体进行寻址；
6.根据权利要求2所述的装置，其中所述接口包括由数据时钟信号进行时钟控制的数据总线，其中所述控制电路被配置为将所述存储器设备设置为用于所述多存储体存储器操作的特定模式，其中所述特定模式使所述存储器设备在开始所述数据时钟信号之前响应于同步命令延迟一个时钟周期，并且其中所述控制电路被进一步配置为：
7.根据权利要求6所述的装置，其中响应于所述读取/写入命令是读取命令，所述最小时序参数指定针对给定存储器存储体的第二激活与针对所述给定存储器存储体的读取命令之间的读取操作的最小ras至cas延迟(trcdr)；并且
8.根据权利要求6所述的装置，响应于所述读取/写入命令是写入命令，所述最小时序参数指定针对给定存储器存储体的第二激活与针对所述给定存储器存储体的写入命令之间的写入操作的最小ras至cas延迟(trcdw)；并且
9.根据权利要求1所述的装置，其中所述装置是包括所述存储器设备的移动计算设备。
10.根据权利要求9所述的装置，其中所述存储器设备符合jedecjesd209-5，低功耗双倍数据速率5(lpddr5)。
11.一种方法，包括：
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