可任意选择除率范围的小数除法器制造技术

本实用新型专利技术涉及一种可任意选择除率范围的小数除法器，用于锁相环（ＰＬＬ）中。一种可任意选择除率范围的小数除法器，设有由多个单位除法器级联而成的∑Δ小数除法器环路，每个单位除法器为一级，在所述∑Δ小数除法器环路的最后一级或几级上分别设有逻辑控制电路，所述∑Δ小数除法器环路的信号输出端和控制输入端与选择器连接。本实用新型专利技术的最小除率不受单位除法器２／３的数目限制，设计者可以自由地选择所需要的除率范围，同时，其输出能保证在所有的除率范围内，输出都为正确频率并且初始相位相同的信号。（*该技术在2020年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术涉及一种可任意选择除率范围的小数除法器，用于锁相环(PLL)中。技术背景在图1锁相环(PLL)中，相位/频率鉴别器(PFD)输入的信号分别是参考时钟和 除法器输出的时钟，PFD通过对两个信号的频率和相位进行比较，产生误差信号UP和DN，误 差信号通过电荷泵和环路滤波器就可以生成用来控制压控震荡器(VCO)输出频率的直流 控制电压VCTRL。这是一个自动反馈系统，当这一反馈系统锁定时，REF_CKL = DIV_CKL = 0UT_CKL/M,也就实现了通过一个低频信号产生一个高频信号的目的。作为PLL系统中一个 非常关键的组成部分，除法器直接决定了输出时钟的频率和整个PLL的最高运行速度。在 PLL的应用中，通常需要一个PLL输出多种不同频率的时钟信号，这就需要除法器具有可 编程功能，也就是说除法器要提供多种不同的除率(divide ratio) 0除法器一般分两种， 整数除法器和小数除法器，对应的PLL为整数PLL(IntegerPLL)和小数PLL (Fractional-N PLL)。在无线通信应用领域中通常面临多个频率通道的问题，整数PLL要求通道的带宽必 须等于输入参考时钟频率，而由于PLL稳定性的要求，PLL的带宽=Fref/10，也就是参考时 钟频率的十分之一，这样频道的带宽就既限制了输入参考时钟的频率，也限制了 PLL的带 宽范围，而小数PLL却没有这样的限制，因此小数PLL已经日益成为设计者的第一选择。小 数PLL的核心就在于小数除法器，目前采用的最多的是Σ Δ调制小数除法器，如图2所示。 通过Σ Δ调制器的控制，除法器可以产生一个介于N和Ν+1之间的除率，其最大的优点就 在于噪声性能最好。
技术实现思路
为了解决其技术问题，本技术提供了一种可任意选择除率范围的小数除法ο本技术解决其技术问题所采用的技术方案是一种可任意选择除率范围的小 数除法器，设有由多个单位除法器级联而成的Σ Δ小数除法器环路，每个单位除法器为一 级，在所述Σ Δ小数除法器环路的最后一级或几级上分别设有逻辑控制电路，所述Σ Δ小 数除法器环路的信号输出端和控制输入端与选择器连接。进一步的所述Σ Δ小数除法器环路的最后一级单位除法器上的逻辑控制电路 由第一或门和第二或门组成，所述第二或门控制信号由最后一级单位除法器和选择器上的 总控制信号提供，并且其与选择器上的总控制信号连接的输入端为非门输入端，其输出信 号则传递给最后第二级单位除法器，所述第一或门控制信号由选择器上的总控制信号控制 和最后一级单位除法器的控制信号提供。所述设置Σ Δ小数除法器环路的最后第二级或最后第二级以上的逻辑控制电路 由第四或门和第五或门组成，所述第四或门控制信号由该逻辑控制电路所在级的单位除法 器和其后一级单位除法器上的逻辑控制电路提供，并且其与后一级单位除法器上的逻辑控制电路连接的输入端为非门输入端，其输出信号则传递给其前一级单位除法器，所述第五 或门控制信号则由该逻辑控制电路所在级的单位除法器的控制信号和其后一级单位除法 器上的逻辑控制电路决定。本技术的最小除率不受单位除法器2/3的数目限制，设计者可以自由地选择 所需要的除率范围，同时，其输出能保证在所有的除率范围内，输出都为正确频率并且初始 相位相同的信号。附图说明图1为锁相环电路图。图2为Σ Δ调制小数除法器电路图。图3为Σ Δ小数除法器环路电路图。图4为单位除法器的电路图。图5为在Σ Δ小数除法器环路电路增加逻辑控制功能后的电路图。图6为本技术整体电路图。图中1、选择器；2、第一或门；3、第二或门；4、非门输入端；5、第一输入端；6、第 二输入端；7、Σ Δ调制器；8、总控制信号；9、第四或门；10、第五或门；11、逻辑非门输入 端；12、上输入端。具体实施方式以下结合附图和实施例对本技术进一步说明。如图6所示的一种可任意选择除率范围的小数除法器，设有由多个单位除法器级 联而成的Σ Δ小数除法器环路，每个单位除法器为一级，所述Σ Δ小数除法器环路的信号 输出端和控制输入端与选择器1连接，在所述Σ Δ小数除法器环路的最后两级上分别设有 逻辑控制电路，设置于最后一级单位除法器上的逻辑控制电路包括第一或门2和第二或门 3，所述第二或门3的控制信号由所在单位除法器和选择器1上的总控制信号8决定，而与 选择器1上的总控制信号8连接的输入端为非门输入端4，其输出信号传递给最后第二级单 位除法器，所述第一或门2控制信号由选择器1上的总控制信号8控制和最后一级单位除 法器的控制信号决定，其输出信号则与最后第二级单位除法器的第四或门9的逻辑非门输 入端11和第五或门10的上输入端12连接，所述第四或门9的另一控制信号则由最后第二 级单位除法器提供，第五或门10的另一控制信号则由最后第二级单位除法器的控制信号 决定。图3为本技术中所用的Σ Δ小数除法器环路，其中所使用的单位除法器为除 2或除3的单位除法器，每个单位除法器除2还是除3由Σ Δ调制器来控制。这种电路结 构可以完成从2η(如果C0到Cn^1都为0)到2η+1-1 (如果C0到Cn^1都为1)的除法。单位除 法器2/3的电路结构如图4所示。由于图3所示的Σ Δ小数除法器的一个主要问题是最小除率(divide ratio) 受单位除法器2/3的数目限制，在有些应用的时候不能满足要求，因此在此基础上增加了 除率范围，在Σ Δ小数除法器环路的最后一级或者几级上分别增加了逻辑控制电路，如图 5所示，增加的逻辑控制电路的功能是将最后一级或几级有选择性地打开或者关闭，以图54为例，若最小的除率可以实现2N-min，在这种情况下，最后两级的2/3单位除法器全部关闭， 这个环路系统由1到n-2级单位除法器组成；若最大的除率则为2n+1-l，此时最后两级的 2/3单位除法器全部打开，这个环路系统由1到η级单位除法器组成。因此这种结构能够实 现的最小除率为2Njlin，而最大除率为2n+1-l，设计者可以自由地选择所需要的除率范围。虽然Σ Δ小数除法器环路通过增加逻辑控制功能可以有效地增加除率的选择范 围，但是在实现小数除法的功能时也带来了新的问题。图5所示的除法器的最终输出信号 是F。ut，而之所以不在最后一级Fn输出是因为当除法器的除率范围从2N-min到Zlri-I时，环路级数为n-2级，Fout = F1^Flri = Fn =0;(范围1)当除法器的除率范围从2H到时，环路级数为n-1级，F。ut = Fn_1;Fn = 0 ；(范 围2)当除法器的除率范围从2n到2n+1_l时，环路级数为η级，Fout = Fn ；(范围3)所以，F。ut可以保证在所有的除率范围内输出的都是正确频率的信号。但是F-存 在一个相位问题，它在反馈回路，其相位由环路的初始相位决定，当除率在不同范围时，环 路的级数不同，因此初始相位也不同，这就为Σ Δ小数除法器带来了问题。以三阶Σ Δ调 制器为例，当除率为2n-Ll时，三阶Σ Δ调制就意味着除率是在2n-L4到2“+3的范围内 随机变化，最后产生一个Zlri-I附近的小数除率，也就意味着除率是在范围1和范围2两个 区间内随机变化，我们知道在范围1内，除法器环路由1到n-2单本文档来自技高网...

【技术保护点】
一种可任意选择除率范围的小数除法器，设有由多个单位除法器级联而成的∑Δ小数除法器环路，每个单位除法器为一级，其特征是：在所述∑Δ小数除法器环路的最后一级或几级上分别设有逻辑控制电路，所述∑Δ小数除法器环路的信号输出端和控制输入端与选择器连接。

【技术特征摘要】
一种可任意选择除率范围的小数除法器，设有由多个单位除法器级联而成的∑Δ小数除法器环路，每个单位除法器为一级，其特征是在所述∑Δ小数除法器环路的最后一级或几级上分别设有逻辑控制电路，所述∑Δ小数除法器环路的信号输出端和控制输入端与选择器连接。2.根据权利要求1所述的可任意选择除率范围的小数除法器，其特征是所述ΣΔ 小数除法器环路的最后一级单位除法器上的逻辑控制电路由第一或门和第二或门组成，所 述第二或门控制信号由最后一级单位除法器和选择器上的总控制信号提供，并且其与选择 器上的总控制信号连接的输入端为非门输入端，其输出信号则传递给最后第二级单位除法 器，所...

【专利技术属性】
技术研发人员：梅海涛，孙礼中，
申请(专利权)人：苏州科山微电子科技有限公司，
类型：实用新型
国别省市：32[]