【技术实现步骤摘要】
本专利技术涉及esd保护电路设计，尤其涉及一种用于m-lvds端口的静电放电保护结构。
技术介绍
1、在半导体电路应用过程中，经常会出现静电放电（英文全称为electro-staticdischarge，简称为esd）现象。静电在多个领域造成严重危害，静电引发高电压的放电脉冲会直接导致器件被高压击穿，造成整个系统的损坏。因此，对半导体器件来说esd防护是必不可少的。
2、m-lvds（英文全称为multipoint-low-voltage differential signaling，中文全称为多点低电压差分信号，简称为m-lvds）是一种多点高速差分电气接口，支持多达32个节点，一般应用于高速、多数据传输，最多使用在pcb（英文全称为printed circuit board，中文全称为印制电路板，简称为pcb）走线或短距有线背板传输，这就对m-lvds电路提出了比其他电路更高的静电要求。其工作电压3.0~3.6v，典型为3.3v，m-lvds接口共模电压范围为-1~3.4v，以允许多点拓扑中的额外噪声。因此，m-lvds端口不仅需要高静电能力，同时需要该端口可以承受超越电路最高电平及最低电平的电压。
3、目前，通常采用cmos（英文全称为complementary metal oxide semiconductor，中文全称为互补金属氧化物半导体，简称为cmos）工艺即可实现lvds（英文全称为low-voltage differential signaling，中文全称为低电压差分信号，简称为lvd
4、因此，现有常规cmos工艺是无法满足m-lvds的设计需求，必须选择带隔离的cmos工艺。
5、常用的带隔离cmos工艺提供的静电放电保护结构包括ggnmos、ggpmos（英文全称为ground gated pmos，中文全称为栅极源极接地的pmos，简称为ggpmos）、二极管等结构，对于超越电路最高电平及最低电平的端口，最常用的方法是采用对顶的ggnmos或者ggnmos加二极管，当静电放电保护结构串连时，为了实现相同的静电效果，单个器件的面积要扩大二倍，两个器件面积达到单个器件的3-4倍才可以实现。
6、现有带隔离的cmos工艺提供的静电放电保护结构ggnmos，其包括deep-nwell及在deep-nwell中制作的pwell，该pwell作为ggnmos的衬底，ggnmos制作于pwell内，如果将ggnmos的衬底（衬底即pwell区）悬空，此时端口到地之间的电学特性相当于ggnmos串联一个对地的二极管（如图5所示），此时当端口出现低于地轨的电平时，寄生的二极管反向截止防止了端口漏电，该种连接方式可以避免端口出现超越最低电平时端口出现漏电。在防止静电方面，当端口到地出现正向静电脉冲时，直接触发ggnmos泄放静电，当端口到地出现负向静电脉冲，由于pwell-nepi（pwell-nepi即pwell区-n外延）形成的二极管反向击穿电压极高，如果此二极管达到触发电压，内部电路会先触发，因此此结构虽然简单方便也能实现当端口出现超越最低电平时不会漏电，但是在抗静电方面确有明显弱点。
7、如上述分析，常规的cmos工艺的静电放电保护结构应用于m-lvds端口，会在共模电压范围内产生漏电。而基于常规带隔离的cmos工艺的超越电路最高电平及最低电平的端口的静电放电保护结构需求面积非常大，对芯片面积提出巨大挑战，在多lvds管脚的mlvs中不具备可行性。
技术实现思路
1、为解决上述问题，本专利技术提供了一种用于m-lvds端口的静电放电保护结构，该静电放电保护结构可应用于m-lvds端口，其版图与单一ggnmos基本一致，其直接采用隔离型的ggnmos为原型（其包括deep-nwell及在deep-nwell中制作的pwell，该pwell作为ggnmos的衬底，ggnmos制作于pwell内），通过更改pwell接触孔的位置；同时可以实现超越电路中最高电平及电路中最低电平。此外，该静电放电保护结构可以在超越电源轨、地轨端口电压下不发生漏电，并且采用pdk（英文全称为process design kit，中文全称为集成电路，简称为pdk）提供的2000v/4000v/8000v静电面积实现相应2000v/4000v/8000v的抗静电能力，提高了m-lvds类器件的安全可靠性；其版图及纵剖图示意图如图2所示、其纵向结构示意图如图3所示、图2中a-a’剖面对应的等效纵剖电学结构示意图如图4所示、其电学示意图如图5所示。
2、本专利技术提供的技术方案如下：
3、本专利技术提供了一种用于m-lvds端口的静电放电保护结构，所述静电放电保护结构包括deep-nwell区形成的结隔离区域，所述deep-nwell区中的pwell区形成ggnmos的衬底，所述pwell区中的n+区形成ggnmos的源极和漏极，跨接pwell区和所述deep-nwell区的p+区，形成ggnmos的衬底电压同时形成p+到deep-nwell二极管的阳极。
4、进一步地，通过第一浓n注入区形成ggnmos的源极和漏级。
5、进一步地，通过pwell注入区形成ggnmos的衬底。
6、进一步地，第一浓p注入区为跨接pwell和deep-nwell的浓p注入。
7、进一步地，所述deep-nwell区形成deep-nwell，得到隔离型ggnmos的隔离结。
8、进一步地，通过第二浓p注入区形成p-epi衬底的接触。
9、进一步地，所述deep-nwell的接触n+区域通过铝线连接到p型外延上的接触p+区域。
10、进一步地，ggnmos的衬底接触为p+区域跨接在pwell边缘，形成p+-deep-nwell二极管。
11、本专利技术实施例提供的上述技术方案与现有技术相比至少具有如下优点：
12、1）本专利技术提供了一种用于m-lvds端口的静电放电保护结构，该静电放电保护结构是基于结隔离型cmos工艺和现有的抗静电放电保护结构所形成，可以实现同时超越电源轨、地轨端口的高静电保护。
13、2）本专利技术在不增加面积的前提下，提供一种超越电路最高电平及最低电平的端口高静电放电保护结构，且本专利技术提供的静电放电保护结构面积与常规结构面积相当。
14、3）本专利技术提供的用于m-lvds端口的静电放电保护结构是基于结隔离型cmos工艺和现有的抗静电放电保护结构所形成，工艺可实现性强。
15、4）现有常规设计规则的deep-nwell中本文档来自技高网...
【技术保护点】
1.一种用于M-LVDS端口的静电放电保护结构，其特征在于，所述静电放电保护结构包括Deep-Nwell区形成的结隔离区域，所述Deep-Nwell区中的Pwell区形成GGNMOS的衬底，所述Pwell区中的N+区形成GGNMOS的源极和漏极，跨接Pwell区和所述Deep-Nwell区的P+区形成GGNMOS的衬底电压同时形成P+到Deep-Nwell二极管的阳极。
2.根据权利要求1所述的用于M-LVDS端口的静电放电保护结构，其特征在于，通过第一浓N注入区形成GGNMOS的源极和漏级。
3.根据权利要求1所述的用于M-LVDS端口的静电放电保护结构，其特征在于，通过Pwell注入区形成GGNMOS的衬底。
4.根据权利要求1所述的用于M-LVDS端口的静电放电保护结构，其特征在于，第一浓P注入区为跨接Pwell和Deep-Nwell的浓P注入。
5.根据权利要求1所述的用于M-LVDS端口的静电放电保护结构，其特征在于，所述Deep-Nwell区形成Deep-Nwell，得到隔离型GGNMOS的隔离结。
6.根据
7.根据权利要求1所述的用于M-LVDS端口的静电放电保护结构，其特征在于，所述Deep-Nwell的接触N+区域通过铝线连接到P型外延上的接触P+区。
8.根据权利要求1所述的用于M-LVDS端口的静电放电保护结构，其特征在于，GGNMOS的衬底接触为P+区域跨接在Pwell边缘，形成P+-Deep-Nwell二极管。
...【技术特征摘要】
1.一种用于m-lvds端口的静电放电保护结构，其特征在于，所述静电放电保护结构包括deep-nwell区形成的结隔离区域，所述deep-nwell区中的pwell区形成ggnmos的衬底，所述pwell区中的n+区形成ggnmos的源极和漏极，跨接pwell区和所述deep-nwell区的p+区形成ggnmos的衬底电压同时形成p+到deep-nwell二极管的阳极。
2.根据权利要求1所述的用于m-lvds端口的静电放电保护结构，其特征在于，通过第一浓n注入区形成ggnmos的源极和漏级。
3.根据权利要求1所述的用于m-lvds端口的静电放电保护结构，其特征在于，通过pwell注入区形成ggnmos的衬底。
4.根据权利要求1所述的用于m-lvds端口的静电放电保护结构，其特征...
【专利技术属性】
技术研发人员：请求不公布姓名，请求不公布姓名，请求不公布姓名，
申请(专利权)人：成都芯翼科技有限公司，
类型：发明
国别省市：
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