【技术实现步骤摘要】
本专利技术涉及半导体，特别涉及一种屏蔽栅mosfet器件及其制作方法。
技术介绍
1、随着电子消费产品需求的增长，功率mosfet的需求越来越大。屏蔽栅(shieldgate trench，sgt)金属氧化物半导体场效应管(metal oxide semiconductor fieldefficient transistor，mosfet)可以将传统的沟槽型mosfet的导通电阻降为原来的二分之一甚至是五分之一，因而得到了广泛应用。
2、图1为现有的一种屏蔽栅mosfet器件的剖面示意图。图2为图1所示的屏蔽栅mosfet器件的版图。如图1所示，该屏蔽栅mosfet器件包括形成在外延层11中的深沟槽12，深沟槽12内形成有源电极13和栅电极14，栅电极14位于源电极13的两侧；外延层11上还形成有接触插塞(ct)，源电极13对应连接源极接触插塞15a，栅电极14对应栅极接触插塞15b。如图2所示，该屏蔽栅mosfet器件中，源电极13和栅极接触插塞15b均沿x方向伸长，源电极13和栅极接触插塞15b在y方向上间隔排列。
3、上述屏蔽栅mosfet器件的提高击穿电压bv和降低导通电阻不能同时实现，这就导致该屏蔽栅mosfet器件在大电压下工作时会有很大的能量损耗。
技术实现思路
1、本专利技术提供一种屏蔽栅mosfet器件及其制作方法，可以降低屏蔽栅mosfet的栅电极存储的电荷qg，减小器件的开关损耗。
2、为了实现上述目的，本专利技术提供一种屏
3、可选的，所述栅极沟槽和所述源极沟槽连通组成阶梯状沟槽。
4、可选的，所述基底中形成有多个所述栅极沟槽和多个所述源极沟槽，一个所述栅极沟槽环绕一个所述源极沟槽，相邻的所述栅极沟槽之间设置有连接沟槽，相邻的所述栅极沟槽之间通过所述连接沟槽连通形成网格图形，相邻的所述栅极沟槽内的所述栅电极通过所述连接沟槽内的栅电极材料层连接。
5、可选的，所述连接沟槽的深度和所述栅极沟槽的深度相同，所述栅极沟槽的深度小于所述源极沟槽的深度。
6、可选的，所述屏蔽栅mosfet器件还包括线氧化层，所述线氧化层位于所述源电极与所述源极沟槽之间且至少包覆所述源电极下部的侧壁以及底面。
7、可选的，所述线氧化层位于所述栅氧化层的下方且包覆所述源电极下部的侧壁以及底面。
8、可选的，所述基底的顶部具有体掺杂区，所述体掺杂区环绕所述栅电极；所述体掺杂区的顶部还具有源极掺杂区，所述源极掺杂区的导电类型与所述体掺杂区的导电类型相反。
9、本专利技术还提供一种屏蔽栅mosfet器件的制作方法。所述屏蔽栅mosfet器件的制作方法包括：提供基底；在所述基底中形成源极沟槽；在所述源极沟槽内形成源电极；在所述源极沟槽上方的基底中形成栅极沟槽，所述栅极沟槽环绕所述源极沟槽且与所述源极沟槽连通，所述栅极沟槽暴露出所述源电极的上部；在所述基底上形成栅氧化层，所述栅氧化层共形地覆盖所述栅极沟槽的内表面以及覆盖所述源电极的上部侧壁；以及在所述栅氧化层上形成栅电极，所述栅电极填充所述栅极沟槽且环绕所述源电极。
10、可选的，在所述基底中形成源极沟槽之后、在所述源极沟槽内形成源电极之前，在所述源极沟槽内形成线氧化层，所述线氧化层覆盖所述源极沟槽的内表面。
11、可选的，在所述源极沟槽上方的基底中形成栅极沟槽的步骤中，刻蚀去除所述源极沟槽上部的侧边的基底以及去除所述源电极上部侧壁上的线氧化层形成所述栅极沟槽。
12、本专利技术提供的屏蔽栅mosfet器件及其制作方法中，栅极沟槽位于源极沟槽上方的基底中，且栅极沟槽环绕源极沟槽，栅极沟槽的宽度可以不受到源极沟槽和线氧化层的限制，从而可以调整栅极沟槽的宽度，进而可以在栅极沟槽内形成更厚的栅氧化层，器件的结电容容量和栅氧化层的厚度成反比，栅氧化层越厚电容量越小，因此在相同的栅极电压下栅电极存储的电荷qg减小，器件的米勒电容也会减小，器件的开关损耗可以减小；栅极沟槽环绕源极沟槽且与源极沟槽连通，栅电极与源电极之间通过栅氧化层隔离，与栅电极与源电极之间通过栅氧化层和基底分隔相比，可以缩小屏蔽栅mosfet器件单个元胞占用的面积，降低沟道电阻，提高开关效率，降低开关损耗；栅极沟槽位于源极沟槽上方的基底中，相邻的源极沟槽下部通过基底分隔，相邻的源电极下部通过基底分隔，与相邻的源极沟槽相连通且相邻的源电极下部通过氧化层隔离相比，在相同的栅极电压下栅电极存储的电荷qg可以减小，进一步减小器件的开关损耗；栅极沟槽环绕源极沟槽，栅电极环绕源电极，从而栅电极和源电极之间构成三维电荷补偿结构，可以增加电子空穴结合，电荷补偿效果较好，从而可以改善器件的耗尽能力，增加沟道密度，使得导通电阻降低25％，有利于降低器件工作时的能耗。
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1.一种屏蔽栅MOSFET器件，其特征在于，包括：
2.如权利要求1所述的屏蔽栅MOSFET器件，其特征在于，所述栅极沟槽和所述源极沟槽连通组成阶梯状沟槽。
3.如权利要求1所述的屏蔽栅MOSFET器件，其特征在于，所述基底中形成有多个所述栅极沟槽和多个所述源极沟槽，一个所述栅极沟槽环绕一个所述源极沟槽，相邻的所述栅极沟槽之间设置有连接沟槽，相邻的所述栅极沟槽之间通过所述连接沟槽连通形成网格图形，相邻的所述栅极沟槽内的所述栅电极通过所述连接沟槽内的栅电极材料层连接。
4.如权利要求3所述的屏蔽栅MOSFET器件，其特征在于，所述连接沟槽的深度和所述栅极沟槽的深度相同，所述栅极沟槽的深度小于所述源极沟槽的深度。
5.如权利要求1所述的屏蔽栅MOSFET器件，其特征在于，所述屏蔽栅MOSFET器件还包括线氧化层，所述线氧化层位于所述源电极与所述源极沟槽之间且至少包覆所述源电极下部的侧壁以及底面。
6.如权利要求5所述的屏蔽栅MOSFET器件，其特征在于，所述线氧化层位于所述栅氧化层的下方且包覆所述源电极下部的侧壁以及底面。<...
【技术特征摘要】
1.一种屏蔽栅mosfet器件，其特征在于，包括：
2.如权利要求1所述的屏蔽栅mosfet器件，其特征在于，所述栅极沟槽和所述源极沟槽连通组成阶梯状沟槽。
3.如权利要求1所述的屏蔽栅mosfet器件，其特征在于，所述基底中形成有多个所述栅极沟槽和多个所述源极沟槽，一个所述栅极沟槽环绕一个所述源极沟槽，相邻的所述栅极沟槽之间设置有连接沟槽，相邻的所述栅极沟槽之间通过所述连接沟槽连通形成网格图形，相邻的所述栅极沟槽内的所述栅电极通过所述连接沟槽内的栅电极材料层连接。
4.如权利要求3所述的屏蔽栅mosfet器件，其特征在于，所述连接沟槽的深度和所述栅极沟槽的深度相同，所述栅极沟槽的深度小于所述源极沟槽的深度。
5.如权利要求1所述的屏蔽栅mosfet器件，其特征在于，所述屏蔽栅mosfet器件还包括线氧化层，所述线氧化层位于所述源电极与所述源极沟槽之间且至少包覆所述源电极下部的侧壁以及底面。
<...【专利技术属性】
技术研发人员：安秋爽，徐承福，徐旭东，丛茂杰，陆珏，
申请(专利权)人：芯联集成电路制造股份有限公司，
类型：发明
国别省市：
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