【技术实现步骤摘要】
本专利技术属于集成电路片上静电防护领域，具体提供一种用于高压集成电路esd防护的高钳位能力的scr器件。
技术介绍
1、静电放电(esd)是日常生活中十分常见的现象，与半导体可靠性问题息息相关。esd事件一般持续时间较短，仅为几十至几百纳秒，但会产生非常高的瞬态电压，可达几百甚至上千伏特。研究调查表明，约有58％的电子元件失效是由电应力和esd引起的。同时，目前新能源汽车的产销持续创造新高，高压集成电路在电源管理和汽车电子等领域广泛应用。高压集成电路的esd保护要求更加严苛，既要满足耐高压和大电流的要求，同时又要求具有高的维持电压不能低于正常工作时的电源电压以防止闩锁效应的发生。
2、用于esd防护的器件有二极管、mos管和scr，其中scr是单位面积下鲁棒性最好且寄生电容最小的器件。但是标准的scr器件具有很大的触发电压且很小的维持电压，其触发电压太大一般超过了栅氧化层的击穿电压，而维持电压太小低于正常工作时的电源电压有闩锁效应的风险。为了解决这两大问题，有很多改进的scr结构被提出。在降低触发电压方面，最有效的方法是引入辅助触发路径来大大降低其触发电压。在提高维持电压方面，常常采用减小寄生三极管的发射级的面积和增加基极长度来降低寄生三级管的电流放大系数从而减弱寄生三极管pnp管和npn管的正反馈和在scr结构中引入分流路径来减弱寄生三极管pnp管和npn管的正反馈。其中减小寄生三极管的发射级的面积和增加基极长度的方式是牺牲器件的鲁棒性和增加器件的导通电阻来提高维持电压的，所以最佳提高维持电压的方法是引入分流路径来
技术实现思路
1、针对上述提出的现有技术上存在的一些问题，提出了一种用于高压集成电路esd防护的高钳位能力的scr器件，该器件在满足高维持电压、低触发电压的同时，其导通电阻也较小实现了很好的钳位能力。可以满足高电压的集成电路的esd防护要求。
2、为实现上述目的，本专利技术采用的技术方案如下：
3、一种用于高压集成电路esd防护的高钳位能力的scr器件，其特征在于，包括。
4、硅衬底(101)，第一类型掺杂阱区a(102)，第二类型掺杂阱区b(103)，第一类型掺杂阱区c(104)，第一重掺杂有源区(121)，第二重掺杂有源区(122)，第三重掺杂有源区(123)，第四重掺杂有源区(124)，第五重掺杂有源区(125)，第六重掺杂有源区(126)，第七重掺杂有源区(127)，第一栅氧化层(131)，第一多晶硅栅(132)；
5、所述硅衬底内(101)内依次设置第一类型掺杂阱区a(102)，第二类型掺杂阱区b(103)，第一类型掺杂阱区c(104)；
6、所述第一类型掺杂阱区a(102)内设有第一重掺杂有源区(121)和第二重掺杂有源区(122)；所述第一掺杂类型阱区a(102)和所述第二掺杂类型阱区b(103)之间设置有横跨两个阱区的第三重掺杂有源区(123)；所述第二类型掺杂阱区内设有第四重掺杂有源区(124)和第五重掺杂有源区(125)；所述第二类型掺杂阱区b(103)和第一类型掺杂阱区c(104)之间设置有横跨两个阱区的第六重掺杂有源区(126)；所述第一类型掺杂阱区c(104)内设有第七重掺杂有源区(127)；
7、所述第五重掺杂有源区和第六重掺杂有源区之间硅表面设有第一栅氧化层(131)，所述第一栅氧化层上覆盖第一多晶硅栅(132)；
8、所述第一重掺杂有源区(121)和第二重掺杂有源区(122)均与阳极(pad1)相连；所述第四重掺杂有源区(124)、第五重掺杂有源区(125)和第一多晶硅栅(132)均与阴极(pad2)相连；所述第三重掺杂有源区(123)和第七重掺杂有源区(127)通过金属线相连；
9、所述一种用于高压集成电路esd防护的高钳位能力的scr器件，其特征在于：所述硅衬底(101)为p型衬底，第一类型掺杂阱区a(102)为n阱，第二类型掺杂阱区b(103)为p阱，第一类型阱区c(104)为n阱；第一重掺杂有源区(121)为n型掺杂区，第二重掺杂有源区(122)为p型掺杂区，第三重掺杂有源区(123)为n型掺杂区，第四重掺杂有源区(124)为p型掺杂区，第五重掺杂有源区(125)为n型掺杂区，第六重掺杂有源区(126)为n型掺杂区，第七重掺杂有源区(127)为p型掺杂。
10、所述一种用于高压集成电路esd防护的高钳位能力的scr器件，其特征在于：所述第二重掺杂有源区(122)，第一类型掺杂阱区(102)和第二类型掺杂阱区(103)构成寄生pnp三极管q1，第一类型掺杂阱区(102)，第二类型掺杂阱区(103)和第五重掺杂有源区(125)构成寄生npn三级管q3，寄生pnp三极管q1和寄生npn三极管q3构成主路径的scr结构，第七重掺杂有源区(127)、第一类型掺杂阱区c(104)和第二类型掺杂阱区b(103)构成寄生pnp三极管q2，第一类型掺杂阱区c(104)、第二类型掺杂阱区b(103)和第五重掺杂有源区(125)构成寄生npn三极管q4，寄生pnp三极管q2和寄生npn三极管q4构成分流路径的scr结构。所述第五重掺杂有源区(125)、第一栅氧化层(131)以及其上覆盖的第一多晶硅栅(132)和第六重掺杂有源区(126)构成n型mos管m1。
11、本专利技术的有益效果在于：
12、本专利技术提供的一种用于高压集成电路esd防护的高钳位能力的scr器件，在普通的scr器件中引入了一个可以用来分流的scr，其中用来辅助分流的scr耦合了一个nmos，既可以提供分流路径也可以提供辅助触发路径。可以做到既提高维持电压又可以降低其触发电压的目的，同时分流的scr也提供了一个低阻通路，使得导通电阻也很小，可以实现很强的钳位能力。
13、本专利技术所提供的一种用于高压集成电路esd防护的高钳位能力的scr器件100，通过引入内嵌nmos的辅助scr来对其主scr进行分流，由于主scr的触发电压太高使得分流的scr先导通，然后主scr才导通。用来分流的内嵌nmos的辅助scr参与了整个器件的触发路径，同时在主scr还没发生雪崩击穿时，分流路径上的scr已经发生雪崩击穿了。同时用于分流的scr先导通，主scr后导通，使得当两个scr均导通时的导通电阻大大降低实现了较高的钳位能力。该器件也可以在保证较低的触发电压的同时提升维持电压，实现缩窄的esd窗口的能力。
本文档来自技高网...【技术保护点】
1.一种用于高压集成电路ESD防护的高钳位能力的SCR器件，其特征在于，包括：硅衬底(101)，第一类型掺杂阱区A(102)，第二类型掺杂阱区B(103)，第一类型掺杂阱区C(104)，第一重掺杂有源区(121)，第二重掺杂有源区(122)，第三重掺杂有源区(123)，第四重掺杂有源区(124)，第五重掺杂有源区(125)，第六重掺杂有源区(126)，第七重掺杂有源区(127)，第一栅氧化层(131)，第一多晶硅栅(132)；
2.按权利一所述用于高压集成电路ESD防护的高钳位能力的SCR器件，其特征在于：所述硅衬底(101)为P型衬底，第一类型掺杂阱区A(102)为N阱，第二类型掺杂阱区B(103)为P阱，第一类型阱区C(104)为N阱；第一重掺杂有源区(121)为N型掺杂区，第二重掺杂有源区(122)为P型掺杂区，第三重掺杂有源区(123)为N型掺杂区，第四重掺杂有源区(124)为P型掺杂区，第五重掺杂有源区(125)为N型掺杂区，第六重掺杂有源区(126)为N型掺杂区，第七重掺杂有源区(127)为P型掺杂。
3.按权利二所述用于高压集成电路ESD防护
...【技术特征摘要】
1.一种用于高压集成电路esd防护的高钳位能力的scr器件，其特征在于，包括：硅衬底(101)，第一类型掺杂阱区a(102)，第二类型掺杂阱区b(103)，第一类型掺杂阱区c(104)，第一重掺杂有源区(121)，第二重掺杂有源区(122)，第三重掺杂有源区(123)，第四重掺杂有源区(124)，第五重掺杂有源区(125)，第六重掺杂有源区(126)，第七重掺杂有源区(127)，第一栅氧化层(131)，第一多晶硅栅(132)；
2.按权利一所述用于高压集成电路esd防护的高钳位能力的scr器件，其特征在于：所述硅衬底(101)为p型衬底，第一类型掺杂阱区a(102)为n阱，第二类型掺杂阱区b(103)为p阱，第一类型阱区c(104)为n阱；第一重掺杂有源区(121)为n型掺杂区，第二重掺杂有源区(122)为p型掺杂区，第三重掺杂有源区(123)为n型掺杂区，第四重掺杂有源区(124)为p型掺杂区，第五重掺杂有源区(125)为n型掺杂区，第六重掺杂有源区(1...
【专利技术属性】
技术研发人员：刘志伟，杜奕佳，张慧，郝文彪，
申请(专利权)人：电子科技大学，
类型：发明
国别省市：
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