【技术实现步骤摘要】
本专利技术实施例涉及计算机，特别涉及一种低速cpu核间偶数末位电平补偿系统和补偿方法。
技术介绍
1、在计算科学领域，由于核心运算器、调度器、操作系统、核心算法或芯片设计方面可能存在的缺陷，在大规模集成电路、大规模数控逻辑门电路、低速专用嵌入式处理器设计时，cpu核间传输的末时序因偶数末位发生电平漂移现象。
2、对于“末位电平漂移”问题的一种处理方法是将时序波进行广泛的延展，当串行数据不再传输数据时仍然保证时序波的发生，但是上述做法，会大大增加cpu内部依赖时序的统计类元件的误差，比如：pmu(performance monitoring unit)性能记录原件的开销以及误差，而且对时序波在延展的时间上也会变得难以控制。
技术实现思路
1、为解决现有技术存在的cpu核间传输末时序遭遇偶数时末位电平漂移问题，本专利技术提供一种低速cpu核间偶数末位电平补偿系统和补偿方法。
2、第一方面，本专利技术实施例提供一种低速cpu核间偶数末位电平补偿系统，该系统包括：末位偶数判断器、末位标志寄存器，缓存模块及偶数分解模块；
3、所述末位偶数判断器包括末位判断器、偶数判断器；所述末位判断器用于判断时序电路中止时获取的串行数据线数据是否为末位；所述偶数判断器用于判断末位预定数量二进制数对应的十进制数是否为偶数；
4、所述偶数分解模块用于在判定所述十进制数为偶数时，根据偶数分解表，将所述偶数拆解为预定数量奇质数之和；并将预定数量奇质数转化为对应的预定数
5、所述缓存模块用于将所述偶数分解模块输出的二进制数及原始二进制数进行缓存；
6、所述末位标志寄存器用于存储末位判断器输出的末位判断结果、偶数判断器输出的偶数判断结果及所述偶数分解模块拆解所述偶数的拆解位数。
7、可选地，根据本专利技术提供的低速cpu核间偶数末位电平补偿系统，还包括：
8、cpu核间串行总线集线器，用于连接所述末位偶数判断器、末位标志寄存器，缓存模块、偶数分解模块及cpu核。
9、第二方面，本专利技术实施例提供一种用于低速cpu核间偶数末位电平补偿系统的低速cpu核间偶数末位电平补偿方法，包括：
10、获取时序电路中止时cpu通过串口传输的最后位二进制数，通过偶数判断器判断所述二进制数的末位；
11、在判断所述二进制数为末位时，所述偶数判断器判断所述末位前预定长度二进制数对应的十进制数是否为偶数；
12、在判断所述十进制数为偶数时，通过偶数分解模块，将所述偶数拆解为预定数量奇数之和；并将预定数量奇质数转化为对应的预定长度二进制数；
13、将所述原始二进制数及转化后的二进制数存储在缓存模块；
14、将偶数判断器输出的末位判断结果、偶数判断结果及所述偶数分解模块拆解所述偶数的拆解位数存储于所述末位标志寄存器。
15、可选地，根据本专利技术提供的低速cpu核间偶数末位电平补偿方法，所述末位判断结果采用0,1表示，其中0代表所判断的串行数据为非传输结束位，1代表所判断的串行数据为传输结束位。
16、可选地，根据本专利技术提供的低速cpu核间偶数末位电平补偿方法，所述偶数判断结果采用0,1表示，其中0代表所判断的十进制数为非偶数，1代表所判断的十进制数为偶数。
17、可选地，根据本专利技术提供的低速cpu核间偶数末位电平补偿方法，所述拆解位数采用0,1表示，其中，01代表两个素数相加，10代表一个素数和两个乘积之和，11代表为两个非素数奇数相加，00代表末位数为0。
18、第三方面，本专利技术实施例提供一种电子设备，该电子设备包括存储器和处理器，所述处理器和所述存储器通过总线完成相互间的通信；所述存储器存储有可被所述处理器执行的程序指令，所述处理器调用所述程序指令能够执行如下方法：获取时序电路中止时cpu通过串口传输的最后位二进制数，通过偶数判断器判断所述二进制数的末位；在判断所述二进制数为末位时，所述偶数判断器判断所述末位前预定长度二进制数对应的十进制数是否为偶数；在判断所述十进制数为偶数时，通过偶数分解模块，将所述偶数拆解为预定数量奇数之和；并将预定数量奇质数转化为对应的预定长度二进制数；将所述原始二进制数及转化后的二进制数存储在缓存模块；将偶数判断器输出的末位判断结果、偶数判断结果及所述偶数分解模块拆解所述偶数的拆解位数存储于所述末位标志寄存器。
19、第四方面，本专利技术实施例提供一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现如下方法：获取时序电路中止时cpu通过串口传输的最后位二进制数，通过偶数判断器判断所述二进制数的末位；在判断所述二进制数为末位时，所述偶数判断器判断所述末位前预定长度二进制数对应的十进制数是否为偶数；在判断所述十进制数为偶数时，通过偶数分解模块，将所述偶数拆解为预定数量奇数之和；并将预定数量奇质数转化为对应的预定长度二进制数；将所述原始二进制数及转化后的二进制数存储在缓存模块；将偶数判断器输出的末位判断结果、偶数判断结果及所述偶数分解模块拆解所述偶数的拆解位数存储于所述末位标志寄存器。
20、第五方面，本专利技术实施例提供一种计算机程序产品，包括计算机程序，所述计算机程序被处理器执行时实现如下方法：获取时序电路中止时cpu通过串口传输的最后位二进制数，通过偶数判断器判断所述二进制数的末位；在判断所述二进制数为末位时，所述偶数判断器判断所述末位前预定长度二进制数对应的十进制数是否为偶数；在判断所述十进制数为偶数时，通过偶数分解模块，将所述偶数拆解为预定数量奇数之和；并将预定数量奇质数转化为对应的预定长度二进制数；将所述原始二进制数及转化后的二进制数存储在缓存模块；将偶数判断器输出的末位判断结果、偶数判断结果及所述偶数分解模块拆解所述偶数的拆解位数存储于所述末位标志寄存器。
21、本专利技术实施例提供的低速cpu核间偶数末位电平补偿系统和补偿方法，通过在cpu中增加末位标志寄存器，通过所述末位标志寄存器的标志位，在确定传输结束位为偶数时，将所述偶数扩展为预定数量的奇质数之和，分解后的传输结束位以奇数的形式存在，可以判断是否结束传输，有效解决cpu核间传输偶数末位电平漂移问题。
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1.一种低速CPU核间偶数末位电平补偿系统，其特征在于，包括：末位偶数判断器、末位标志寄存器，缓存模块及偶数分解模块；
2.根据权利要求1所述的低速CPU核间偶数末位电平补偿系统，其特征在于，还包括：
3.一种利用如权利要求1至2任一项所述的低速CPU核间偶数末位电平补偿系统的低速CPU核间偶数末位电平补偿方法，其特征在于，包括：
4.根据权利要求3所述的低速CPU核间偶数末位电平补偿方法，其特征在于，所述末位判断结果采用0,1表示，其中0代表所判断的串行数据为非传输结束位，1代表所判断的串行数据为传输结束位。
5.根据权利要求3所述的低速CPU核间偶数末位电平补偿方法，其特征在于，所述偶数判断结果采用0,1表示，其中0代表所判断的十进制数为非偶数，1代表所判断的十进制数为偶数。
6.根据权利要求3所述的低速CPU核间偶数末位电平补偿方法，其特征在于，所述拆解位数采用0,1表示，其中，01代表两个素数相加，10代表一个素数和两个乘积之和，11代表为两个非素数奇数相加，00代表末位数为0。
7.一种电子设备，其
8.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现如权利要求3至6任一项所述的低速CPU核间偶数末位电平补偿方法的步骤。
9.一种非暂态计算机可读存储介质，其上存储有计算机程序，其特征在于，该计算机程序被处理器执行时实现如权利要求3至6任一项所述低速CPU核间偶数末位电平补偿方法的步骤。
...【技术特征摘要】
1.一种低速cpu核间偶数末位电平补偿系统，其特征在于，包括：末位偶数判断器、末位标志寄存器，缓存模块及偶数分解模块；
2.根据权利要求1所述的低速cpu核间偶数末位电平补偿系统，其特征在于，还包括：
3.一种利用如权利要求1至2任一项所述的低速cpu核间偶数末位电平补偿系统的低速cpu核间偶数末位电平补偿方法，其特征在于，包括：
4.根据权利要求3所述的低速cpu核间偶数末位电平补偿方法，其特征在于，所述末位判断结果采用0,1表示，其中0代表所判断的串行数据为非传输结束位，1代表所判断的串行数据为传输结束位。
5.根据权利要求3所述的低速cpu核间偶数末位电平补偿方法，其特征在于，所述偶数判断结果采用0,1表示，其中0代表所判...
【专利技术属性】
技术研发人员：马瑶瑶，杜壮昌，袁桂芬，姚寅峰，夏立宁，王波，姚乾，石宗育，沈敏鑫，王宏铭，宋鑫磊，郭哲，曹博远，张大健，
申请(专利权)人：中金金融认证中心有限公司，
类型：发明
国别省市：
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