一种系统具有一串行总线、一主装置以及多个从装置。串行总线具有一电子网，用以传送一时钟信号。该多个从装置耦接串行总线。主装置根据一第一或第二型式，分别调制时钟信号，用以选择第一或第二从装置。第一型式不同于第二型式。根据第一及第二型式，调制后的时钟信号可具有不同的频率，或是在致能一单一从选择信号前，调制后的时钟信号的时钟边缘的数量不同。每一从装置直接地从该主装置，检测第一及第二型式，或是一控制装置直接地从该主装置，检测第一及第二型式，用以选择该从装置的一者。
【技术实现步骤摘要】
本专利技术是有关于一种利用计算机系统的串行总线(serial bus)的传输，特别是有 关于一种在多个接受者(recipient)间选择的传输。
技术介绍
由于串行总线优于并列总线，因此，经常被应用在计算机系统中。由于集成电路有 接脚数量的限制，并且传输线需具有较小的尺寸、故接脚数量较少的串行总线能够符合它 们的需求。再者，由于串行总线的接脚数量较少，故可降低干扰(crosstalk)。在一些应用 中，串行总线被用在点对点的传输系统中，也就是在两装置间进行传输。然而，在部分的串 行总线结构中，必须与多个装置进行传输，因此，必须要有个方法，能够在一主要装置与多 个目标装置间进行传输，并且不能增加串行总线原有的信号数量，不然串行总线就失去了 原本的优势。
技术实现思路
本专利技术提供一种主装置，用以从多个从装置中，选择一者进行传输。该多个从装置 耦接一串行总线。本专利技术的主装置包括一主串行端口接口以及一处理器。主串行端口接口 耦接串行总线，并具有一输出端，用以从主装置中，提供一时钟信号予从装置。处理器耦接 主串行端口接口。处理器控制主串行端口接口，用以根据一第一型式，调制时钟信号，用以 选择从装置中的一第一从装置，以及根据一第二型式，调制时钟信号，用以选择从装置中的 一第二从装置，第一型式不同于第二型式。本专利技术还提供一种系统，包括一串行总线、多个从装置以及一主装置。串行总线具 有一电子网，用以传送一时钟信号。从装置耦接串行总线。主装置耦接串行总线，并具有一 第一输出端。第一输出耦接电子网，用以传送一时钟信号以选择从装置。主装置根据一第 一型式，调制时钟信号，用以选择该多个从装置中的一第一从装置，以及根据一第二型式， 调制时钟信号，用以选择该等从装置中的一第二从装置。本专利技术还提供一种方法，适用于一主装置。主装置耦接一串行总线，用以分别地选 择多个从装置。从装置耦接串行总线。串行总线具有一单一电路径，用以将一时钟信号由 主装置，传送至从装置。本专利技术的方法包括，根据一第一型式，调制在该单一电路径上的该 时钟信号，用以选择该多个从装置中的一第一从装置；以及根据一第二型式，调制在该单一 电路径上的该时钟信号，用以选择该等从装置中的一第二从装置。为让本专利技术的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图 式，作详细说明如下。附图说明图1为本专利技术的微处理器的示意图。图2及3为已知串行端口接口总线的示意图。图4-7说明本专利技术的信号传输的方法。100:微处理器；102:指令高速缓存；106 SPROC 控制暂存器；112:指令转译器；116:暂存器别名表；122:执行单元；126:总线接口单元；134:服务处理器；144:微码单元；202、302、134 主装置；406、506 从选择产生器。具体实施例方式图1为本专利技术的微处理器的示意图。如图所示，微处理器100具有主处理器101 以及服务处理器(service processor ；SPROC) 134。主处理器101以及服务处理器134集 成于单一集成电路中。此处所述的「主处理器」、「处理器」或是「微处理器」是指集成电路 中的非服务处理器的部分。在一可能实施例中，主处理器101为一 x86(也可称为IA-32) 结构处理器。以x86结构处理器而言，如果可以正确地执行多数的应用程序的话，则可作为 主处理器101，其中该等应用程序被设计成，可在x86处理器上执行。如果可以得到预期的 结果，则表示应用程序可正确地被执行。尤其是，主处理器101执行x86的指令，并且具有 x86 使用者可见暂存器集(user visible register set)。主处理器101包括指令高速缓存(instruction cache) 102以及微码(microcode) 单元144。指令高速缓存102及微码单元144提供指令予指令转译器(translator) 112。微 码单元144具有追踪器程序(tracer routine) 114。追踪器程序114为一微代理程序集。 微代理程序集会一直保持休眠状态，直到一软件写入到一控制暂存器(如WRMSR指令)，微 代理程序集才会被致能。追踪器为主处理器101的除错及性能协调工具。许多事件均可触 发追踪器程序114。一旦追踪器程序114被致能，便可聚集主处理器101状态信息，并将其 写入存储器里特定的地址中，使得被聚集的信息可被一逻辑分析器所撷取，该逻辑分析器 监控外部处理总线。指令转译器112将所接收到的指令转译成微指令。指令转译器112可能根据主处 理器101的指令集结构里的一预设指令集的解码后结果，唤起微码单元144，如追踪器程序 114。指令转译器112提供微指令予暂存器别名表(Register Alias Table ;RAT) 116。暂 存器别名表116产生指令的相依性(cbpendencies)，并维持一相依关系表。主处理器101还具有多个执行单元122。执行单元122执行微指令。保留站 (reservation station) 118连接执行单元122。保留站118具有执行单元122所欲执行的 微指令。暂存器别名表116根据程序顺序，接收微指令，并将所接收到的微指令，发送至保 留站118，其中程序顺序是与相依性有关。引退单元(retire unit) 124根据程序顺序，引退101 主处理器； 104 特定模块暂存器； 108 SPROC状态暂存器； 114 追踪器程序； 118:保留站； 124:引退单元; 132 SPROC 代码； 136 SPROC随机存取存储器； 138、142、146 总线； 204、204-A 204-C 从装置；7微指令。主处理器101也具有总线接口单元126。总线接口单元126使主处理器101通过 一处理器总线146，耦接到系统的其它部分，如存储器及/或芯片组。主处理器101还具有许多特定模块暂存器(model specific register ；MSR) 104。 该等特定模块暂存器104均为使用者可编程。另外，使用者可编程该等特定模块暂存器 104，用以控制微码单元144的操作。主处理器101也具有SPROC (服务处理器)控制暂存器106以及SPROC状态暂存 器108。SPROC控制暂存器106以及SPROC状态暂存器108耦接执行单元122，用以在主处 理器101与服务处理器134之间，进行数据传输。SPROC控制暂存器106与SPROC状态暂 存器108通过总线142，耦接到服务处理器134。如图1所示，服务处理器134具有SPROC 代码132、SPROC随机存取存储器(RAM) 136以及串行端口接口(serial port interface ； SPI)总线138。SPROC随机存取存储器136储存日志信息(log information)。串行端口 接口总线138将日志信息传送至一外部装置。为了提高方便性，服务处理器134可命令追 踪器程序114，使得在主处理器101之中运作，用以将SPROC随机存取存储器136所储存的 日志信息，储存在系统存储器中，稍后将详细说明。由于异步事件，可能会造成追踪器程序114无法分配得宜。然而，主处理器101可 命令本文档来自技高网...
【技术保护点】
一种主装置，用以从多个从装置中，选择一者进行传输，该多个从装置耦接一串行总线，该主装置包括：一主串行端口接口，耦接该串行总线，并具有一输出端，用以从该主装置中，提供一时钟信号予该多个从装置；以及一处理器，耦接该主串行端口接口，并控制该主串行端口接口，用以：根据一第一型式，调制该时钟信号，以选择该多个从装置中的一第一从装置；以及根据一第二型式，调制该时钟信号，以选择该多个从装置中的一第二从装置，该第一型式不同于该第二型式。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：约翰M卡尔斯，
申请(专利权)人：威盛电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]
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