【技术实现步骤摘要】
本专利技术涉及集成电路技术等领域，具体的说，是一种低抖动时钟分频实现电路。
技术介绍
1、高速adc在实际使用时往往输入带宽也很高，通常为采样频率的1.5倍以上。这种高输入频率的情况对采样时钟的抖动更为敏感，越大的抖动导致adc采样时引入的孔径误差越大。
2、高速adc的采样时钟通常为外部高频时钟经过本地分频电路得到。除外部时钟本身的抖动外，分频电路引入的抖动同样十分关键。最常见的分频电路实现方式为多级d触发器级联，每级d触发器输出相应的2^n分频时钟。因此，分频倍数越高，分频路径上包含的d触发器越多，每级d触发器累加到输出时钟的抖动越大。一种降低抖动的方式为优化d触发器，动态d触发器往往比静态d触发器引入的抖动要小。然而，相对于直接调用标准单元库中的静态d触发器，优化动态d触发器增加了设计难度，而且动态d触发器本身也会引入抖动。
技术实现思路
1、本专利技术的目的在于提供一种低抖动时钟分频实现电路，利用外部时钟与各级分频时钟之间的相位关系，将外部时钟作为开关使能信号来控制各级分频时钟的传输，解除了输出分频时钟与内部分频时钟边沿抖动的关联性，实现了低抖动分频输出的效果。
2、本专利技术通过下述技术方案实现：一种低抖动时钟分频实现电路，包括n级触发器，在每一级触发器的时钟输入端上连接有一个反相器；每一级触发器的数据输入端与该级触发器的反相输出端短接，前一级触发器的正相输出端与后一级触发器时钟输入端上连接的反相器的输入端相连接，第一级触发器的时钟输入端上连接的反
3、进一步为更好地实现本专利技术所述的一种低抖动时钟分频实现电路，特别采用下述设置方式：每一级触发器的正相输出端还通过一个反相器连接一个传输门，传输门的输出经过至少一级反相器输出得到低抖动的分频时钟。
4、进一步为更好地实现本专利技术所述的一种低抖动时钟分频实现电路，特别采用下述设置方式：所述传输门的输出上连接有三级反相器，但不限于此。
5、进一步为更好地实现本专利技术所述的一种低抖动时钟分频实现电路，特别采用下述设置方式：所述传输门的时钟信号为外部时钟和外部时钟经反相器后的反相外部时钟。
6、进一步为更好地实现本专利技术所述的一种低抖动时钟分频实现电路，特别采用下述设置方式：所述传输门由nmos管和pmos管构成，nmos管的源极和pmos管的漏极共接且接入前一级触发器正相输出端输出经反相器反相后的信号；nmos管的栅极接入外部时钟，nmos管的漏极和pmos管的源极共接且作为传输门的输出端，所述外部时钟经反相器后的反相外部时钟接入pmos管的栅极。
7、进一步为更好地实现本专利技术所述的一种低抖动时钟分频实现电路，特别采用下述设置方式：所述n为大于等于2的自然数。
8、进一步为更好地实现本专利技术所述的一种低抖动时钟分频实现电路，特别采用下述设置方式：所述触发器采用d触发器或t触发器等。
9、本专利技术与现有技术相比，具有以下优点及有益效果：
10、（1）本专利技术利用外部时钟与各级分频时钟之间的相位关系，将外部时钟作为开关使能信号来控制各级分频时钟的传输，解除了输出分频时钟与内部分频时钟边沿抖动的关联性，实现了低抖动分频输出的效果。
11、（2）本专利技术在几乎没有额外硬件开销的情况下实现了除外部时钟本身抖动外，几乎不引入其它抖动的优化，极大程度上降低了设计难度。
12、（3）本专利技术有效解决了高速adc采样时钟产生电路引入的额外时钟抖动带来的性能恶化问题。
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1.一种低抖动时钟分频实现电路，其特征在于：包括N级触发器，在每一级触发器的时钟输入端上连接有一个反相器；每一级触发器的数据输入端与该级触发器的反相输出端短接，前一级触发器的正相输出端与后一级触发器时钟输入端上连接的反相器的输入端相连接，第一级触发器的时钟输入端上连接的反相器接入外部时钟。
2.根据权利要求1所述的一种低抖动时钟分频实现电路，其特征在于：每一级触发器的正相输出端还通过一个反相器连接一个传输门，传输门的输出经过至少一级反相器输出得到低抖动的分频时钟。
3.根据权利要求2所述的一种低抖动时钟分频实现电路，其特征在于：所述传输门的输出上连接有三级反相器。
4.根据权利要求2所述的一种低抖动时钟分频实现电路，其特征在于：所述传输门的时钟信号为外部时钟和外部时钟经反相器后的反相外部时钟。
5.根据权利要求4所述的一种低抖动时钟分频实现电路，其特征在于：所述传输门由NMOS管和PMOS管构成，NMOS管的源极和PMOS管的漏极共接且接入前一级触发器正相输出端输出经反相器反相后的信号；NMOS管的栅极接入外部时钟，NMOS管的漏极
6.根据权利要求1或2或3或4或5所述的一种低抖动时钟分频实现电路，其特征在于：所述N为大于等于2的自然数。
7.根据权利要求1或2或3或4或5所述的一种低抖动时钟分频实现电路，其特征在于：所述触发器采用D触发器或T触发器。
...【技术特征摘要】
1.一种低抖动时钟分频实现电路，其特征在于：包括n级触发器，在每一级触发器的时钟输入端上连接有一个反相器；每一级触发器的数据输入端与该级触发器的反相输出端短接，前一级触发器的正相输出端与后一级触发器时钟输入端上连接的反相器的输入端相连接，第一级触发器的时钟输入端上连接的反相器接入外部时钟。
2.根据权利要求1所述的一种低抖动时钟分频实现电路，其特征在于：每一级触发器的正相输出端还通过一个反相器连接一个传输门，传输门的输出经过至少一级反相器输出得到低抖动的分频时钟。
3.根据权利要求2所述的一种低抖动时钟分频实现电路，其特征在于：所述传输门的输出上连接有三级反相器。
4.根据权利要求2所述的一种低抖动时钟分频实现电路，其特征在于：所...
【专利技术属性】
技术研发人员：李智，吴霜毅，韩珊珊，喻强，
申请(专利权)人：成都铭科思微电子技术有限责任公司，
类型：发明
国别省市：
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