用于制造具有高Ｋ栅极电介质层和金属栅电极的半导体器件的方法技术

描述了一种用于制造半导体器件的方法。该方法包括在衬底上形成第一电介质层，然后在所述第一电介质层内形成沟槽。在衬底上形成第二电介质层之后，在所述第二电介质层的第一部分上的沟槽内形成第一金属层。然后在所述第一金属层上和在所述第二电介质层的第二部分上形成第二金属层。

【技术实现步骤摘要】

本专利技术涉及用于制造半导体器件，尤其是包括金属栅电极的半导体器件的方法。
技术介绍
具有由二氧化硅制成的非常薄的栅极电介质的MOS场效应晶体管可能经受不可 接受的栅极泄漏电流。由某些高k电介质材料而非二氧化硅来形成栅极电介质可以降低栅 极泄漏。但是，因为这种电介质可能不与多晶硅兼容，所以人们可能期望在包括高k栅极电 介质的器件中使用金属栅电极。当制造包括金属栅电极的CMOS器件时，替换栅工艺(!^placement gate process) 可以被用来用不同金属形成栅电极。在该工艺中，被一对间隔物框住(bracketed)的第一 多晶硅层被去除，以在所述间隔物之间创建沟槽。用第一金属填充所述沟槽。然后，第二多 晶硅层被去除，并且被替换为与第一金属不同的第二金属。因为这种工艺需要多个蚀刻、沉 积和抛光步骤，所以半导体器件的高产量生产商可能不愿意使用它。除了应用替换栅工艺来在高k栅极电介质层上形成金属栅电极外，可以使用简化 的途径。在这种工艺中，通过在电介质层上沉积金属层，掩蔽所述金属层，然后去除金属层 未被覆盖的部分和下面的电介质层的部分，来在高k栅极电介质层上形成金属栅电极。遗 憾的是，生成的高k栅极电介质层暴露的侧壁致使该层对侧面氧化敏感，所述侧面氧化可 能对该层的物理和电气性质有不利的影响。因此，需要用于制造包括高k栅极电介质层和金属栅电极的半导体器件的改进的 工艺。需要这样的工艺，即可以适用于高产量生产。本专利技术的方法提供了这样的工艺。附图简要说明图Ia-If表示当执行本专利技术的方法的实施方案时可以形成的结构的横截面。图2a_2f表示当执行图Ia-If的实施方案以产生在沟槽内包括P/N结的器件时可 以形成的结构的横截面。图3a_3b表示当执行本专利技术的方法的第二实施方案时可以形成的结构的横截面。图4a_4b表示当执行图3a_3b的实施方案以产生在沟槽内包括Ρ/Ν结的器件时可 以形成的结构的横截面。在这些附图中示出的特征没有打算按比例绘制。本专利技术详细描述描述了一种用于制造半导体器件的方法。该方法包括在衬底(substrate)上形成 第一电介质层，然后在第一电介质层内形成沟槽。在衬底上形成第二电介质层之后，在第二 电介质层的第一部分上而不在第二电介质层的第二部分上形成第一金属层。然后在第一金属层上和在第二电介质层的第二部分上形成第二金属层。在下面的描述中，阐述了许多细节，以提供对本专利技术的完整理解。然而，本领域中 的技术人员将会清楚，可以以除在此清晰地描述的方式以外的许多方式实践本专利技术。因此 本专利技术不被下面公开的具体细节所限制。图Ia-If图示当执行本专利技术的方法的实施方案时，可以形成的结构。图Ia表示当 制造CMOS器件时可以形成的中间结构。该结构包括衬底100的第一部分101和第二部分 102。隔离区103将第一部分101和第二部分102分离开。第一多晶硅层104被形成在电 介质层105上，并且第二多晶硅层106被形成在电介质层107上。第一多晶硅层104被一 对侧壁间隔物108、109框住，并且第二多晶硅层106被一对侧壁间隔物110、111框住。电 介质112位于靠近侧壁间隔物的位置。衬底100 可以包括体硅(bulk silicon)或绝缘体上硅(silicon-on-insulator) 结构。可替换地，衬底100可以包括其他的材料一所述材料可以与或可以不与硅结合一 例如，锗、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓，或锑化镓。虽然在此描述了可以用其形 成衬底100的材料的一些实施例，但是可以充当在其上可以建造半导体器件的基础的任何 材料落入本专利技术的精神和范围。隔离区103可以包括二氧化硅，或者可以分离晶体管的有源区(active region) 的其他材料。电介质层105、107均可以包括二氧化硅，或者可以将衬底和其他物质绝缘的 其他材料。第一和第二多晶硅层104、106的厚度均优选地为在约100到约2000埃之间，并 且更优选地为在约500到约1600埃之间。这些层均可以是未掺杂的或者用类似的物质掺杂 的。可替换地，一个层可以被掺杂，而另一个没有被掺杂，或者一个层可以(例如，用砷、磷 或另一 η型材料)被掺杂为η型，而另一个(例如，用硼或另一 ρ型材料)被掺杂为ρ型。 间隔物108、109、110、111优选地包括氮化硅，而电介质112可以包括二氧化硅或低k材料。 电介质112可以用磷、硼或其他元素来掺杂，并且可以使用高密度等离子体沉积工艺来形 成。如本领域技术人员将会清楚的，常规工艺步骤、材料和设备可以被用来产生图Ia 结构。如示出的，可以，例如，通过常规的化学机械抛光(“CMP”)操作来对电介质112进行 回抛光(polish back)，以暴露第一和第二多晶硅层104、106。虽然未示出，但是图Ia结构 可以包括许多可以使用常规工艺形成的其他特征(例如，氮化硅蚀刻终止层、源极和漏极 区，以及一个或更多个缓冲层)。当使用常规离子注入和退火工艺来形成源极和漏极区时，人们可能期望在多晶硅 层104、106上形成硬掩模(mask)——并且在硬掩模上形成蚀刻终止层——以在用硅化物 覆盖源极和漏极区的时候保护层104、106。硬掩模可以包括氮化硅，并且蚀刻终止层可以包 括这样的材料，即，当应用合适的蚀刻工艺时所述材料将以基本上比氮化硅被去除的速率 低的速率被去除。这种蚀刻终止层可以，例如，由硅、氧化物(例如，二氧化硅或二氧化铪) 或碳化物(例如，碳化硅)制成。当电介质层112被抛光时，这样的蚀刻终止层和氮化硅硬掩模可以从层104、106 的表面被抛光——因为到工艺中的该阶段时这些层将已经完成它们的用途。图Ia表示这 样的结构，即，在所述结构中，可以先前已经在层104、106上形成过的任何硬掩模或蚀刻终 止层已经从这些层的表面被去除。当离子注入工艺被用来形成源极和漏极区时，层104、106可以在源极和漏极区被注入的同时被掺杂。在这种工艺中，第一多晶硅层104可以被掺杂 为η型，而第二多晶硅层106被掺杂为ρ型-或者反之亦然。在形成图Ia结构之后，第一和第二多晶硅层104、106被去除。在优选的实施方案 中，通过应用湿法蚀刻工艺或多种工艺来去除这些层。这种湿法蚀刻工艺可以包括在足够 的温度下将层104、106暴露给包括氢氧化物源的水溶液足够的时间，以基本上去除所有这 些层。该氢氧化物源可以包括去离子水中按体积计算约2%到约30%之间的氢氧化铵或氢 氧化四烷基铵(例如，氢氧化四甲铵(“ΤΜΑΗ”))。可以通过将η型多晶硅层暴露给溶液来将它去除，所述暴露步骤被维持在约15°C 到约90°C之间(并且优选地为在约40°C以下)的温度下，所述溶液包括去离子水中按体 积计算约2%到约30%之间的氢氧化铵。在优选地持续至少一分钟的该暴露步骤期间，人 们可能期望施加频率在约IOKHz到约2000KHZ之间的声波能，同时所述声波能以每平方厘 米约1到约10瓦特之间消耗。例如，厚度为约1350埃的η型多晶硅层可以通过在施加约 IOOOKHz的声波能(以每平方厘米5瓦特消耗)的同时，在25°C将它暴露给包括去离子水 中按体积计算约15%的氢氧化铵的溶液约30分钟来去除。作为可替换的方法，η型多晶硅层可以本文档来自技高网...

【技术保护点】
一种半导体器件，包括：衬底；所述衬底上的电介质层，其中所述电介质层包括沟槽，且其中所述沟槽的底部具有第一部分和第二部分；第一金属层，其中所述第一金属层位于所述沟槽的底部的所述第一部分之上但不位于所述第二部分之上；以及第二金属层，其中所述第二金属层位于所述沟槽的底部的所述第二部分之上且位于所述第一金属层之上，且其中所述第一金属层和所述第二金属层在所述沟槽的底部处形成一Ｐ／Ｎ结，其中所述第一金属层包括选自由钌、钯、铂、钴、镍和传导金属氧化物组成的组的材料且所述第二金属层包括选自由铪、锆、钛、钽、铝和金属碳化物组成的组的材料。

【技术特征摘要】
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【专利技术属性】
技术研发人员：贾斯廷布拉斯克，杰克卡瓦莱厄斯，马克多克茨，尤黛沙赫，克里斯巴恩斯，马修梅茨，休曼达塔，安娜丽莎卡佩尔拉尼，罗伯特赵，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：US[美国]