【技术实现步骤摘要】
本专利技术涉及半导体，特别涉及一种半导体存储器及其制备方法。
技术介绍
1、动态随机存取存储器(dynamic random access memory，dram)的各个存储单元是由一个晶体管以及与所述晶体管电连接的一个电容构成，由所述晶体管控制所述电容中的电荷的存储或释放，来达到存储资料的目的。
2、为了缩小存储单元的尺寸而制造出具备更高集密度的芯片，存储单元的结构已朝向三维发展，例如采用埋入式字线连接以及堆叠式电容。在此状况下，如何通过结构和/或制造工艺方面的新设计来增大后续形成的堆叠式电容与有源区之间的接触面积，已然为本领域技术人员需要解决的问题。
技术实现思路
1、本专利技术的目的在于提供一种半导体存储器及其制备方法，以增大后续形成的电容结构与有源区的接触面积。
2、第一方面，为解决上述技术问题，本专利技术提供一种半导体存储器，具体包括：
3、基底；
4、多个浅沟槽隔离，设置在所述基底中，并定义出多个有源区；以及
5、多个埋入式字线结构，穿过所述多个有源区和所述浅沟槽隔离并与之交叉，且两个所述埋入式字线结构将单个所述有源区分隔成两个端部和一中心部，所述两个端部的边缘还分别设置有一沿所述有源区的长轴方向向两端延伸的第一外延部。
6、在一些可选的示例中，所述埋入式字线结构包括穿过所述有源区的第一部分、穿过所述浅沟槽隔离的第二部分以及与所述第一外延部接触的第三部分，所述第一部分、第二部分和第三部分在沿所述有源
7、在一些可选的示例中，所述第一部分的宽度为第一宽度，所述第二部分的宽度为第二宽度，所述第三部分的宽度为第三宽度，所述第一宽度小于所述第二宽度，所述第二宽度大于所述第三宽度。
8、在一些可选的示例中，所述半导体存储器还包括：第二外延部，设置在所述有源区的中心部的边缘以及所述埋入式字线结构的两侧。
9、在一些可选的示例中，相邻两所述有源区之间的两个第一外延部之间的最小距离为第一距离，一所述埋入式字线结构两侧的两个所述第二外延部之间的最小距离为第二距离，所述第一距离大于所述第二距离。
10、在一些可选的示例中，所述第一外延部位于所述浅沟槽隔离上方，并与所述浅沟槽隔离的顶面直接接触。
11、在一些可选的示例中，所述埋入式字线结构包括依序堆叠的绝缘层、金属层和封盖层，所述金属层的顶面低于所述第一外延部的顶面。
12、在一些可选的示例中，所述封盖层的顶面高于所述第一外延部的顶面。
13、在一些可选的示例中，所述第一外延部、第二外延部与所述基底的材料相同或不同。
14、在一些可选的示例中，所述第一外延部和所述第二外延部的材料为硅化锗。
15、第二方面，基于相同的专利技术构思，本专利技术还提供了一种半导体存储器的制备方法，其特征在于，包括：
16、提供一基底，所述基底内形成有多个浅沟槽隔离以及由所述浅沟槽隔离界定出的多个有源区；以及
17、形成多个埋入式字线结构，穿过所述多个有源区和所述浅沟槽隔离并与其交叉，且两个所述埋入式字线结构将单个所述有源区分隔成两个端部和一中心部，所述有源区的的边缘还分别设置有一沿所述有源区的长轴方向向两端延伸的第一外延部。
18、在一些可选的示例中，形成所述第一外延部的步骤，包括：
19、形成间隔排布的多条字线沟槽，所述字线沟槽包括位于有源区内的第一字线沟槽和位于所述浅沟槽隔离内的第二字线沟槽；
20、在所述第二字线沟槽的内壁上形成所述第一外延部。
21、在一些可选的示例中，在所述第一字线沟槽的内壁上形成第二外延部。
22、在一些可选的示例中，所述第一外延部在水平方向的宽度小于所述第二外延部在所述水平方向上的宽度。
23、在一些可选的示例中，在所述字线沟槽内依次形成堆叠的绝缘层、金属层和封盖层，所述金属层的顶面低于所述第一外延部的顶面。
24、在一些可选的示例中，所述封盖层的顶面高于所述第一外延部的顶面。
25、在一些可选的示例中，所述第一外延部、第二外延部与所述基底的材料相同或不同。
26、在一些可选的示例中，所述第一外延部和所述第二外延部的材料为硅化锗。
27、与现有技术相比，本专利技术提供的技术方案至少具有如下有益效果之一：
28、通过在位于浅沟槽隔离中的第二字线沟槽的两侧侧壁上分别设置一第一外延部，并使各所述第一外延部沿所述浅沟槽隔离所定义的有源区的长度方向向其两端延伸，进而在沿所述有源区的长轴方向增大所述有源区的宽度，增大有源区的表面积，因此，后续形成的电容结构与有源区之间可具有较大的接触面积，如此可提高动态随机存取存储器的效能。
29、并且，因位于有源区中的第一字线沟槽的侧壁上，还设置有沿所述浅沟槽隔离所定义的有源区的长度方向延伸的第二外延部，而该第二外延部则还可以增大后续形成的其他器件结构与有源区的接触面积。
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1.一种半导体存储器，其特征在于，包括：
2.如权利要求1所述的半导体存储器，其特征在于，所述埋入式字线结构包括穿过所述有源区的第一部分、穿过所述浅沟槽隔离的第二部分以及与所述第一外延部接触的第三部分，所述第一部分、第二部分和第三部分在沿所述有源区的长轴方向上的宽度各不相同。
3.如权利要求2所述的半导体存储器，其特征在于，所述第一部分的宽度为第一宽度，所述第二部分的宽度为第二宽度，所述第三部分的宽度为第三宽度，所述第一宽度小于所述第二宽度，所述第二宽度大于所述第三宽度。
4.如权利要求1所述的半导体存储器，其特征在于，还包括：
5.如权利要求4所述的半导体存储器，其特征在于，相邻两所述有源区之间的两个第一外延部之间的最小距离为第一距离，一所述埋入式字线结构两侧的两个所述第二外延部之间的最小距离为第二距离，所述第一距离大于所述第二距离。
6.如权利要求5所述的半导体存储器，其特征在于，所述第一外延部位于所述浅沟槽隔离上方，并与所述浅沟槽隔离的顶面直接接触。
7.如权利要求1所述的半导体存储器，其特征在于，所述
8.如权利要求7所述的半导体存储器，其特征在于，所述封盖层的顶面高于所述第一外延部的顶面。
9.如权利要求5所述的半导体存储器，其特征在于，所述第一外延部、第二外延部与所述基底的材料相同或不同。
10.如权利要求5所述的半导体存储器，其特征在于，所述第一外延部和所述第二外延部的材料为硅化锗。
11.一种半导体存储器的制备方法，其特征在于，包括：
12.如权利要求11所述的半导体存储器的制备方法，其特征在于，形成所述第一外延部的步骤，包括：
13.如权利要求12所述的半导体存储器的制备方法，其特征在于，在所述第一字线沟槽的内壁上形成第二外延部。
14.如权利要求13所述的半导体存储器的制备方法，其特征在于，所述第一外延部在水平方向的宽度小于所述第二外延部在所述水平方向上的宽度。
15.如权利要求11所述的半导体存储器的制备方法，其特征在于，在所述字线沟槽内依次形成堆叠的绝缘层、金属层和封盖层，所述金属层的顶面低于所述第一外延部的顶面。
16.如权利要求15所述的半导体存储器的制备方法，其特征在于，所述封盖层的顶面高于所述第一外延部的顶面。
17.如权利要求13所述的半导体存储器的制备方法，其特征在于，所述第一外延部、第二外延部与所述基底的材料相同或不同。
18.如权利要求13所述的半导体存储器的制备方法，其特征在于，所述第一外延部和所述第二外延部的材料为硅化锗。
...【技术特征摘要】
1.一种半导体存储器，其特征在于，包括：
2.如权利要求1所述的半导体存储器，其特征在于，所述埋入式字线结构包括穿过所述有源区的第一部分、穿过所述浅沟槽隔离的第二部分以及与所述第一外延部接触的第三部分，所述第一部分、第二部分和第三部分在沿所述有源区的长轴方向上的宽度各不相同。
3.如权利要求2所述的半导体存储器，其特征在于，所述第一部分的宽度为第一宽度，所述第二部分的宽度为第二宽度，所述第三部分的宽度为第三宽度，所述第一宽度小于所述第二宽度，所述第二宽度大于所述第三宽度。
4.如权利要求1所述的半导体存储器，其特征在于，还包括：
5.如权利要求4所述的半导体存储器，其特征在于，相邻两所述有源区之间的两个第一外延部之间的最小距离为第一距离，一所述埋入式字线结构两侧的两个所述第二外延部之间的最小距离为第二距离，所述第一距离大于所述第二距离。
6.如权利要求5所述的半导体存储器，其特征在于，所述第一外延部位于所述浅沟槽隔离上方，并与所述浅沟槽隔离的顶面直接接触。
7.如权利要求1所述的半导体存储器，其特征在于，所述埋入式字线结构包括依序堆叠的绝缘层、金属层和封盖层，所述金属层的顶面低于所述第一外延部的顶面。
8.如权利要求7所述的半导体存储器，其特征在于，所述封盖层的顶面高于所述第一外延部的顶面。
...【专利技术属性】
技术研发人员：冯立伟，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：
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