本发明专利技术属于集成电路技术领域，具体为一种运算放大器共享的低功耗流水线模数转换器。该模数转换器由无采样保持电路的第一级流水线，第二、三、四级流水线，一级３位全并行模数转换器，共享运算放大器，数字校正电路构成；无采样保持电路的第一级流水线，第二、三、四级流水线，与最后一级的３位全并行模数转换器依次相连，每级流水线得到３位数字输出，经过后级数子校正，得到实际结果；４级流水线只需要２个运算放大器，连续的两级共用一个运算放大器，共产生１０位需校正的数据，与最后一级３位全并行模数转换器的３位输出一起经过数字校正电路，得到最后的１１位量化输出。本模数转换器实现高速度、低功耗。
【技术实现步骤摘要】
本专利技术属集成电路
，具体涉及一种采用运算放大器共享技术的低功耗流 水线模数转换器。
技术介绍
高速度、低功耗模数转换器的设计是如今混合信号系统芯片设计中的总体发展趋 势，它在数据通信、液晶显示驱动、SOC系统、10/100兆以太网等方面都有着广泛的应用。在 众多种类的模数转换器电路结构中，流水线结构以其在速度、精度和功耗方面的折衷优势 而成为首要选择。流水线结构的基本思想是把总体的转换精度要求平均分配到每一级，再将每级输 出合并成为最终的转换结果。图1是一个传统每级2. 5位的流水线结构模数转换器的结构 示意图，第一级为采样保持电路，最后一级为3位全并行子模数转换器，中间每一级的结构 和功能都相同。每一级流水线都将前一级的输出作为本级子模数转换器的输入，并同时量 化出3位的数字信号。每级量化的数字信号一方面作为本级的输出，另一方面作为本级数 模转换器(DAC)的输入，使得DAC的输出产生对应于这3位数字信号的模拟信号，然后从本 级的输入信号中减去DAC的输出信号，再乘以4倍因子作为本级输出，也即下一级的输入。 每级的传输曲线有六个量化阈值电压，分别为正负参考电压的1/8、3/8、5/8倍(士VR/8、 士3VR/8、士5VR/8)，通过六个比较器产生3位的数字输出，系统每级的余量转移曲线如图2 所示。3位输出数据中有1位冗余，这1位冗余数字输出用于校正比较器的输入失调，提高 模数转换器的精度。对于传统的流水线模数转换器，一个采样保持级和后级余量增益流水线级。一般 最后一级流水线用全并行模数转换器，除了最后一级，其他每一级流水线都需要一个运算 放大器，并且前后两级的运算放大器是交替工作的，它们占据了整个模数转换器的主要功 耗。为了减少功耗，可以将流水线中前后两级的运算放大器共享。在两相互不交迭的时钟 控制下分别交替地为前后两级工作。不过共享运算放大器会积累电荷，影响精度，增加了设 计难度。
技术实现思路
本专利技术的目的在于提供一种采用运算放大器共享的低功耗高速流水线模数转换 器，以便有效减小现有高速模数转换器的功耗。本专利技术设计的流水线模数转换器，由无采样保持电路的第一级流水线1，第二级、 第三级、第四级流水线2、3、4，最后一级3位并行子模数转换器5，两个运算放大器6、7，数 字校正电路8构成，其结构见图3所示。无采样保持的第一级流水线1与后面的第二级、第 三级、第四级流水线2、3、4，最后一级3位并行子模数转换器5，依次相连，每级流水线得到3 位数字输出，经过数字校正电路8，得到实际结果；连续的前后两级流水线共享一个运算放 大器，即第一级流水线1和第二级流水线2共用运算放大器6，第三级流水线3和第四级流水线4共用运算放大器7。第一级流水线和第二级流水线总共产生5位数字输出，第三级流 水线和第四级流水线总共产生5位数字输出，最后一级全并行子模数转换器产生3位数字 输出，所有的数字输出经过数字校正电路8处理后产生11位有效的数字输出。本专利技术采用无采样保持电路的第一级流水线和前后级运算放大器共享技术，以减 小电路的功耗。电路在双相非交叠时钟下工作，在前半周期时钟内，第一级流水线中的子模 数转换器和余量增益电路采样当前周期开始时的输入信号，并且它的子模数转换器进行模 数转换；而第二级流水线对于上一周期由第一级流水线产生的余量电压进行模数转换，并 输出三位数字结果，运算放大器则工作在第二级作为余量增益电路，产生后级待转换的模 拟电压；后半周期时钟内，第一级流水线的子模数转换器输出前半周期时钟内模数转换得 到的三位数字结果，子数模转换器根据这三位数字结果产生余量电压信号，运算放大器切 换到第一级作为余量增益电路，对余量电压信号进行放大并保持，提供给第二级流水线在 下一周期处理。图4为时钟产生电路，图5为电路的工作时序示意图，图6是共享运算放大 器且不带采样保持的第一级和第二级流水线示意图，图7为用于无采样保持电路的子模数 转换器的特殊比较器。附图说明图1传统流水线模数转换器概念的结构框图。图2流水线模数转换的转换曲线(2. 5位每级)。图3本专利技术中的流水线模数转换器结构图。图4本专利技术中的时钟产生电路。图5本专利技术中电路的工作时序。图6本专利技术中无采样保持的第一级和第二级运放共享的结构。图7无采样保持电路中子模数转换器所采用的比较器电路。图中标号广5为第一至第五级子流水线，6 7为共享运算放大器，8为数字校正电 路，9，10为第一级和第二级余量增益电路，1Γ12为共享运算放大器13的开关，13为共享 运算放大器，14为无采样保持电路的第一级流水线中的子模数转换器，15为第一级流水线 中的子数模转换器，16为第二级流水线的子模数转换器，17为第二级流水线的子数模转换 器，1纩30为第一级子模数转换器的内部组成部分，其中If 19为采样开关，2(Γ21为采样电 容，22 23为比较器，24 25为锁存器，26为解码电路，27 30为电荷重分布开关，3广42为时 钟产生器的各子模块，43 47第一至第五级子流水线，48 56为开关，57飞0为采样电容，61 为前置放大器，62为控制比较器输出结果的锁存器。具体实施例方式下面结合附图进一步描述本专利技术。本专利技术的流水线模数转换器由无采样保持电路的第一级流水线1，第二、三、四级 流水线2 4，全并行三位模数转换器5，共享运算放大器6、7和数字校正电路8构成，其电路 框图如图3所示。原始模拟输入电压被第一级流水线采样并转换产生3位数字输出和余量 电压，余量电压按照流水线顺序往后级传递，第二、三、四级流水线各产生3位数字输出，最 后一级为标准的两位全并行模数转换器，产生3位不带校正的输出；前面各级流水线产生4的3位输出中，有一位是冗余量，用以进行数字校正。产生的15位数据通过数字校正电路 得到最终的U位转换结果。整体电路工作在双相非交叠时钟下，时钟产生电路产生稳定、准确的时序保证运 算放大器的切换等精细操作。时钟产生电路由时钟缓冲3广32，分频器33 37，时钟产生器 38^42构成，产生工作时钟供给流水线43 47使用，其框图如图4所示。两倍于流水线工作 频率的外部时钟经过总时钟缓冲器31后分成5路第一路进入缓冲器32和分频器33后， 进入时钟产生器38，生成第一级流水线工作时钟；第二路依次通过分频器34和时钟产生器 39，生成第二级流水线的工作时钟；第三路依次通过分频器35和时钟产生器40，生成第三 级流水线工作时钟；第四路依次通过分频器36和时钟产生器41，生成第四级流水线工作时 钟；第五路依次通过分频器37和时钟产生器42，生成第五级流水线的工作时钟。时钟产生电路供给的电路工作时序如图5所示，运算放大器共享与前后级切换， 流水线模数转换，都在此时序下进行。CK为外部时钟，Ql为偶数级流水线保持时钟，Q2为 奇数级流水线保持时钟，Q3为奇数级比较器采样时钟，Q4为奇数级比较器电荷重分布时 钟，QlP为消除开关电荷注入影响而比Ql提早关断的时钟，Q3P为消除开关电荷注入影响而 比Q3提早关断的时钟。其中，共享运算放大器的第一级与第二级流水线结构由余量增益电 路纩10，共享运算放大器13及其切换开关1广12，无采样保持电路的第一级流水线中的特 殊子模数转换器14，第一级本文档来自技高网...
【技术保护点】
一种运算放大器共享的低功耗流水线模数转换器，其特征在于由无采样保持电路的第一级流水线（１），第二、三、四级流水线（２、３、４），一级３位全并行模数转换器（５），共享运算放大器（６、７），数字校正电路（８）构成；无采样保持电路的第一级流水线（１），第二、三、四级流水线（２、３、４），与最后一级的３位全并行模数转换器（５）依次相连，每级流水线得到３位数字输出，经过后级数子校正，得到实际结果；连续的两级共用一个运算放大器，即第一级流水线１和第二级流水线２共用运算放大器６，第三级流水线３和第四级流水线４共用运算放大器７，共产生１０位需校正的数据，与最后一级３位全并行模数转换器（５）的３位输出一起经过数字校正电路（８），得到最后的１１位量化输出。
【技术特征摘要】
【专利技术属性】
技术研发人员：任俊彦，范明俊，舒光华，束晨，许俊，李宁，叶凡，
申请(专利权)人：复旦大学，
类型：发明
国别省市：31[中国|上海]
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