【技术实现步骤摘要】
本申请涉及半导体，尤其涉及一种半导体结构及其形成方法。
技术介绍
1、具有沟槽栅极结构的碳化硅器件(s i c mosfet wi th trench gate)是一种区别于传统硅衬底和水平沟道的半导体器件。然而目前对于这种具有沟槽栅极结构的碳化硅器件的形成工艺仍然存在缺陷，导致器件性能和可靠性得不到保证。
2、因此，有必要提供更有效、更可靠的技术方案。
技术实现思路
1、本申请提供一种半导体结构及其形成方法，可以提高沟槽栅极的可靠性，提高器件可靠性。
2、本申请的一个方面提供一种半导体结构的形成方法，包括：提供基底，所述基底包括碳化硅衬底以及位于所述碳化硅衬底表面的碳化硅外延层，所述碳化硅外延层中包括栅极沟槽；在所述栅极沟槽的底部和侧壁形成栅极氧化层；在所述栅极氧化层表面形成至少一层高介电常数材料层，所述高介电常数材料层和所述栅极氧化层的刻蚀选择比大于4；在所述高介电常数材料层表面形成至少一层绝缘层，所述绝缘层和所述高介电常数材料层的刻蚀选择比大于4；刻蚀所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层使所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面低于所述栅极沟槽的顶面；在所述栅极沟槽中形成填满所述栅极沟槽的沟槽栅极。
3、在本申请的一些实施例中，刻蚀所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层使所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面低于所述栅极沟槽的顶面的方法包括：在所述栅
4、在本申请的一些实施例中，所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面不低于所述牺牲层的顶面。
5、在本申请的一些实施例中，所述第一刻蚀工艺的工艺参数包括：刻蚀剂包括cf4、sf6、chf3中的至少一种；刻蚀温度为常温；刻蚀压强为10至100mtorr。
6、在本申请的一些实施例中，所述第二刻蚀工艺的工艺参数包括：刻蚀剂包括cf4、sf6、chf3中的至少一种；刻蚀温度为常温；刻蚀压强为10至100mtorr。
7、在本申请的一些实施例中，所述第三刻蚀工艺的工艺参数包括：刻蚀剂包括cf4、sf6、chf3中的至少一种；刻蚀温度为常温；刻蚀压强为10至100mtorr。
8、在本申请的一些实施例中，所述栅极氧化层的材料包括氧化硅；所述高介电常数材料层的材料包括氧化铪；所述绝缘层的材料包括氧化硅或氮化硅。
9、在本申请的一些实施例中，所述栅极氧化层的厚度为10至100纳米；所述高介电常数材料层的总厚度为10至1000纳米；所述绝缘层的总厚度为10至1000纳米。
10、在本申请的一些实施例中，所述碳化硅外延层中还形成有体掺杂层，所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面低于所述体掺杂层的底面。
11、在本申请的一些实施例中，所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面与所述栅极沟槽底部之间的距离为所述栅极沟槽深度的5％至15％。
12、本申请的另一个方面还提供一种半导体结构，包括：基底，所述基底包括碳化硅衬底以及位于所述碳化硅衬底表面的碳化硅外延层，所述碳化硅外延层中包括栅极沟槽；栅极氧化层，位于所述栅极沟槽的底部和侧壁；至少一层高介电常数材料层以及至少一层绝缘层，依次位于所述栅极氧化层表面，所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面低于所述栅极沟槽的顶面，其中，所述高介电常数材料层和所述栅极氧化层的刻蚀选择比大于4，所述绝缘层和所述高介电常数材料层的刻蚀选择比大于4；沟槽栅极，位于所述栅极沟槽中填满所述栅极沟槽。
13、在本申请的一些实施例中，所述栅极氧化层的材料包括氧化硅；所述高介电常数材料层的材料包括氧化铪；所述绝缘层的材料包括氧化硅或氮化硅。
14、在本申请的一些实施例中，所述栅极氧化层的厚度为10至100纳米；所述高介电常数材料层的总厚度为10至1000纳米；所述绝缘层的总厚度为10至1000纳米。
15、在本申请的一些实施例中，所述碳化硅外延层中还形成有体掺杂层，所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面低于所述体掺杂层的底面。
16、在本申请的一些实施例中，所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面与所述栅极沟槽底部之间的距离为所述栅极沟槽深度的5％至15％。
17、本申请提供一种半导体结构及其形成方法，通过工艺和结构优化，可以使沟槽栅极底部附近的绝缘介质材料厚度大于沟槽栅极其余位置的绝缘介质材料厚度，并且可以通过工艺设置严格精确地控制厚度差，可以提高沟槽栅极的可靠性，提高器件可靠性。
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1.一种半导体结构的形成方法，其特征在于，包括：
2.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层使所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面低于所述栅极沟槽的顶面的方法包括：
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面不低于所述牺牲层的顶面。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺的工艺参数包括：刻蚀剂包括CF4、SF6、CHF3中的至少一种；刻蚀温度为常温；刻蚀压强为10至100mtorr。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺的工艺参数包括：刻蚀剂包括CF4、SF6、CHF3中的至少一种；刻蚀温度为常温；刻蚀压强为10至100mtorr。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第三刻蚀工艺的工艺参数包括：刻蚀剂包括CF4、SF6、CHF3中的至少一种；刻蚀温
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极氧化层的材料包括氧化硅；所述高介电常数材料层的材料包括氧化铪；所述绝缘层的材料包括氧化硅或氮化硅。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极氧化层的厚度为10至100纳米；所述高介电常数材料层的总厚度为10至1000纳米；所述绝缘层的总厚度为10至1000纳米。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述碳化硅外延层中还形成有体掺杂层，所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面低于所述体掺杂层的底面。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面与所述栅极沟槽底部之间的距离为所述栅极沟槽深度的5％至15％。
11.一种半导体结构，其特征在于，包括：
12.如权利要求11所述的半导体结构，其特征在于，所述栅极氧化层的材料包括氧化硅；所述高介电常数材料层的材料包括氧化铪；所述绝缘层的材料包括氧化硅或氮化硅。
13.如权利要求11所述的半导体结构，其特征在于，所述栅极氧化层的厚度为10至100纳米；所述高介电常数材料层的总厚度为10至1000纳米；所述绝缘层的总厚度为10至1000纳米。
14.如权利要求11所述的半导体结构，其特征在于，所述碳化硅外延层中还形成有体掺杂层，所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面低于所述体掺杂层的底面。
15.如权利要求11所述的半导体结构，其特征在于，所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面与所述栅极沟槽底部之间的距离为所述栅极沟槽深度的5％至15％。
...【技术特征摘要】
1.一种半导体结构的形成方法，其特征在于，包括：
2.如权利要求1所述的半导体结构的形成方法，其特征在于，刻蚀所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层使所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面低于所述栅极沟槽的顶面的方法包括：
3.如权利要求2所述的半导体结构的形成方法，其特征在于，所述至少一层绝缘层以及至少部分所述至少一层高介电常数材料层的顶面不低于所述牺牲层的顶面。
4.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第一刻蚀工艺的工艺参数包括：刻蚀剂包括cf4、sf6、chf3中的至少一种；刻蚀温度为常温；刻蚀压强为10至100mtorr。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第二刻蚀工艺的工艺参数包括：刻蚀剂包括cf4、sf6、chf3中的至少一种；刻蚀温度为常温；刻蚀压强为10至100mtorr。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，所述第三刻蚀工艺的工艺参数包括：刻蚀剂包括cf4、sf6、chf3中的至少一种；刻蚀温度为常温；刻蚀压强为10至100mtorr。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极氧化层的材料包括氧化硅；所述高介电常数材料层的材料包括氧化铪；所述绝缘层的材料包括氧化硅或氮化硅。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，所述栅极氧化层的厚...
【专利技术属性】
技术研发人员：刘静，
申请(专利权)人：飞锃半导体上海有限公司，
类型：发明
国别省市：
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