【技术实现步骤摘要】
本专利技术涉及一种杂散抑制的宽带多通道射频直采收发机电路，属于集成电路。
技术介绍
1、随着转换器技术的快速发展，模数转换器(adc)和数模转换器(dac)的采样速率比十年前的水平提高了几个数量级，转换器可以直接数字化rf频率的信号，因此射频直接采样架构的soc得以实现，并广泛应用于通信和雷达系统中。
2、射频直接采样架构最大限度地减少了接收机中模拟组件的数量，从而强调了可重构性，并且与传统的架构相比，也最大限度地减少了接收机的尺寸、功耗和成本。经过前端简化的架构，由于减少了模拟组件还可以消除一部分时钟串扰噪声，但soc中不可避免的会存在高速和低速时钟，并且需要将这些时钟信号分别送给adc、dac、rxserdes和txserdes，当时钟传输模块共用电源和地时，高速和低速时钟便会通过电源和地互相串扰，产生杂散信号，杂散串扰会严重地降低时钟信号的完整性，产生过充电压和突变电流，造成时钟或信号延迟，以及芯片逻辑功能紊乱。
3、如图7所示，采用多个电源和地模块以降低杂散串扰，但这种方法受衬底隔离度和封装隔离度的工艺限制，效果有限。参考时钟传输模块的电源vdd1和地gnd1上的杂散信号依旧会与高频时钟传输模块的vdd2和gnd2发生互相串扰，同时adc、dac等电路模块也会与时钟传输模块在电源和地上发生杂散串扰。不同模块之间也会通过公共电源和地发生串扰，如缓冲器buf1和buf2上的噪声会互相串扰，分频器div1和retimer上的噪声与电流舵dac发生互相串扰。
4、专利《一种用于本振杂散抑制的信
5、专利《杂散信号的抑制方法及抑制电路》通过获取发射机中功率放大器的理想信号与杂散信号的频率的差值来判断是否进行抑制处理，因此这种方法只针对接收机中功率放大器中的杂散信号，对于宽带多通道收发机无法抑制电路内部其他杂散信号的串扰。
6、专利《避免本振频率牵引及抑制杂散频率的射频本振信号产生方法》通过调谐形成对应混频器产生的杂散频率进行二阶衰减的杂散频率抑制部，形成将杂散频率分量抑制在40db以下的抑制杂散频率射频本振信号产生结构，但这种方法只是对固有频率进行衰减，仅对窄带收发系统有效。
技术实现思路
1、本专利技术所要解决的技术问题是提供一种杂散抑制的宽带多通道射频直采收发机电路，克服了传统硅基射频直采收发机芯片衬底隔离度工艺受限、封装隔离度工艺受限而导致的杂散串扰难以降低的问题。
2、本专利技术为了解决上述技术问题采用以下技术方案：本专利技术设计了一种杂散抑制的宽带多通道射频直采收发机电路，包括参考时钟杂散抑制电路、变频和高频时钟杂散抑制模块、接收电路杂散抑制模块、以及发射电路杂散抑制模块；其中，参考时钟杂散抑制电路用于接收参考时钟refck进行处理，并将处理结果分别发送至接收串并转换模块rxserdes和发射串并转换模块txserdes；
3、变频和高频时钟杂散抑制模块包括相互通信连接的锁相环pll和高频时钟杂散抑制电路，锁相环pll用于接收参考时钟refck进行处理获得相应的高频时钟，并发送至高频时钟杂散抑制电路，由高频时钟杂散抑制电路针对高频时钟进行处理更新，并将更新后的高频时钟分别发送至发射电路杂散抑制模块和接收电路杂散抑制模块；
4、发射电路杂散抑制模块包括发射机杂散抑制电路、以及分别与发射机杂散抑制电路输出端相连的预设数量的电流舵dac，由发射机杂散抑制电路接收来自高频时钟杂散抑制电路的高频时钟进行处理，并将处理结果发送至各个电流舵dac；
5、接收电路杂散抑制模块包括接收机杂散抑制电路、以及分别与接收机杂散抑制电路输出端相连的预设数量的adc，由接收机杂散抑制电路接收来自高频时钟杂散抑制电路的高频时钟进行处理，并将处理结果发送至各个adc。
6、作为本专利技术的一种优选技术方案：所述参考时钟杂散抑制电路的结构与所述高频时钟杂散抑制电路的结构相同，各时钟杂散抑制电路分别均包括缓冲器buf1、缓冲器buf2、从级模块slah1、从级模块slal1、从级模块slah2、从级模块slal2、主级模块masteh1、主级模块mastel1、带隙基准bg1、去耦电容c1、去耦电容c2；其中，带隙基准bg1的输入端用于接收使能信号en，带隙基准bg1的输出端分别对接主级模块masteh1的输入端和主级模块mastel1的输入端，由带隙基准bg1输出参考电压vrefh和vrefl分别至主级模块masteh1和主级模块mastel1；主级模块masteh1的电源端接电源电压vdd，主级模块masteh1的输出端分别对接从级模块slah1的输入端和从级模块slah2的输入端，由主级模块masteh1输出偏置电压vseth分别至从级模块slah1和从级模块slah2，从级模块slah1的电源端和从级模块slah2的电源端分别接电源电压vdd；主级模块mastel1的接地端接地，主级模块mastel1的输出端分别对接从级模块slal1的输入端和从级模块slal2的输入端，由主级模块mastel1输出偏置电压vsetl分别至从级模块slal1和从级模块slal2，从级模块slal1的接地端和从级模块slal2的接地端分别接地；从级模块slah1的输出端对接缓冲器buf1的电源端，由从级模块slah1输出电压voh1至缓冲器buf1用作电源，从级模块slal1的输出端对接缓冲器buf1的接地端，由从级模块slal1输出电压vol1至缓冲器buf1用作接地，去耦电容c1的上极板对接从级模块slah1的输出端，去耦电容c1的下极板对接从级模块slal1的输出端；从级模块slah2的输出端对接缓冲器buf2的电源端，由从级模块slah2输出电压voh2至缓冲器buf2用作电源，从级模块slal2的输出端对接缓冲器buf2的接地端，由从级模块slal2输出电压vol2至缓冲器buf2用作接地，去耦电容c2的上极板对接从级模块slah2的输出端，去耦电容c2的下极板对接从级模块slal2的输出端；缓冲器buf1的输入端构成杂散抑制电路的输入端，缓冲器buf1的输出端对接缓冲器buf2的输入端，缓冲器buf2的输出端构成杂散抑制电路的输出端。
7、作为本专利技术的一种优选技术方案：所述发射电路杂散抑制模块包括发射机杂散抑制电路、以及预设数量的电流舵dac，发射机杂散抑制电路包括从级模块slah3、从级模块slal3、从级模块slah4、从级模块slal4、主级模块masteh2、主级模块mastel2、带隙基准bg2、重定时模块retimer、分频器div1、去耦电容c3、去耦电容c4；其中，带隙基准bg2的输入端用于接收使能信号en，带隙基准bg2的输出端分别对接主级模块masteh2的输入端和主级模块maste本文档来自技高网...
【技术保护点】
1.一种杂散抑制的宽带多通道射频直采收发机电路，其特征在于：包括参考时钟杂散抑制电路、变频和高频时钟杂散抑制模块、接收电路杂散抑制模块、以及发射电路杂散抑制模块；其中，参考时钟杂散抑制电路用于接收参考时钟REFCK进行处理，并将处理结果分别发送至接收串并转换模块RX SerDes和发射串并转换模块TX SerDes；
2.根据权利要求1所述一种杂散抑制的宽带多通道射频直采收发机电路，其特征在于：所述参考时钟杂散抑制电路的结构与所述高频时钟杂散抑制电路的结构相同，各时钟杂散抑制电路分别均包括缓冲器BUF1、缓冲器BUF2、从级模块SLAH1、从级模块SLAL1、从级模块SLAH2、从级模块SLAL2、主级模块MASTEH1、主级模块MASTEL1、带隙基准BG1、去耦电容C1、去耦电容C2；其中，带隙基准BG1的输入端用于接收使能信号EN，带隙基准BG1的输出端分别对接主级模块MASTEH1的输入端和主级模块MASTEL1的输入端，由带隙基准BG1输出参考电压VREFH和VREFL分别至主级模块MASTEH1和主级模块MASTEL1；主级模块MASTEH1的电源端接电源
3.根据权利要求1所述一种杂散抑制的宽带多通道射频直采收发机电路，其特征在于：所述发射电路杂散抑制模块包括发射机杂散抑制电路、以及预设数量的电流舵DAC，发射机杂散抑制电路包括从级模块SLAH3、从级模块SLAL3、从级模块SLAH4、从级模块SLAL4、主级模块MASTEH2、主级模块MASTEL2、带隙基准BG2、重定时模块RETIMER、分频器DIV1、去耦电容C3、去耦电容C4；其中，带隙基准BG2的输入端用于接收使能信号EN，带隙基准BG2的输出端分别对接主级模块MASTEH2的输入端和主级模块MASTEL2的输入端，由带隙基准BG2输出参考电压VREFH和VREFL分别至主级模块MASTEH2和主级模块MASTEL2；主级模块MASTEH2的电源端接电源电压VDD，主级模块MASTEH2的输出端分别对接从级模块SLAH3的输入端和从级模块SLAH4的输入端，由主级模块MASTEH2输出偏置电压VSETH分别至从级模块SLAH3和从级模块SLAH4，从级模块SLAH3的电源端和从级模块SLAH4的电源端分别接电源电压VDD；主级模块MASTEL2的接地端接地，主级模块MASTEL2的输出端分别对接从级模块SLAL3的输入端和从级模块SLAL4的输入端，由主级模块MASTEL2输出偏置电压VSETL分别至从级模块SLAL3和从级模块SLAL4，从级模块SLAL3的接地端和从级模块SLAL4的接地端分别接地；从级模块SLAH3的输出端对接分频器DIV1的电源端，由从级模块SLAH3输出电压VOH3至分频器DIV1用作电源，从级模块SLAL3的输出端对接分频器DIV1的接地端，由从级模块SLAL3输出电压VOL3至分频器DIV1用作接地，去耦电容C3的上极板对接从级模块SLAH3的输出端，去耦电容C3的下极板对接从级模块SLAL3的输出端；从级模块SLAH4的输出端对接RETI...
【技术特征摘要】
1.一种杂散抑制的宽带多通道射频直采收发机电路，其特征在于：包括参考时钟杂散抑制电路、变频和高频时钟杂散抑制模块、接收电路杂散抑制模块、以及发射电路杂散抑制模块；其中，参考时钟杂散抑制电路用于接收参考时钟refck进行处理，并将处理结果分别发送至接收串并转换模块rx serdes和发射串并转换模块tx serdes；
2.根据权利要求1所述一种杂散抑制的宽带多通道射频直采收发机电路，其特征在于：所述参考时钟杂散抑制电路的结构与所述高频时钟杂散抑制电路的结构相同，各时钟杂散抑制电路分别均包括缓冲器buf1、缓冲器buf2、从级模块slah1、从级模块slal1、从级模块slah2、从级模块slal2、主级模块masteh1、主级模块mastel1、带隙基准bg1、去耦电容c1、去耦电容c2；其中，带隙基准bg1的输入端用于接收使能信号en，带隙基准bg1的输出端分别对接主级模块masteh1的输入端和主级模块mastel1的输入端，由带隙基准bg1输出参考电压vrefh和vrefl分别至主级模块masteh1和主级模块mastel1；主级模块masteh1的电源端接电源电压vdd，主级模块masteh1的输出端分别对接从级模块slah1的输入端和从级模块slah2的输入端，由主级模块masteh1输出偏置电压vseth分别至从级模块slah1和从级模块slah2，从级模块slah1的电源端和从级模块slah2的电源端分别接电源电压vdd；主级模块mastel1的接地端接地，主级模块mastel1的输出端分别对接从级模块slal1的输入端和从级模块slal2的输入端，由主级模块mastel1输出偏置电压vsetl分别至从级模块slal1和从级模块slal2，从级模块slal1的接地端和从级模块slal2的接地端分别接地；从级模块slah1的输出端对接缓冲器buf1的电源端，由从级模块slah1输出电压voh1至缓冲器buf1用作电源，从级模块slal1的输出端对接缓冲器buf1的接地端，由从级模块slal1输出电压vol1至缓冲器buf1用作接地，去耦电容c1的上极板对接从级模块slah1的输出端，去耦电容c1的下极板对接从级模块slal1的输出端；从级模块slah2的输出端对接缓冲器buf2的电源端，由从级模块slah2输出电压voh2至缓冲器buf2用作电源，从级模块slal2的输出端对接缓冲器buf2的接地端，由从级模块slal2输出电压vol2至缓冲器buf2用作接地，去耦电容c2的上极板对接从级模块slah2的输出端，去耦电容c2的下极板对接从级模块slal2的输出端；缓冲器buf1的输入端构成杂散抑制电路的输入端，缓冲器buf1的输出端对接缓冲器buf2的输入端，缓冲器buf2的输出端构成杂散抑制电路的输出端。
3.根据权利要求1所述一种杂散抑制的宽带多通道射频直采收发机电路，其特征在于：所述发射电路杂散抑制模块包括发射机杂散抑制电路、以及预设数量的电流舵dac，发射机杂散抑制电路包括从级模块slah3、从级模块slal3、从级模块slah4、从级模块slal4、主级模块masteh2、主级模块mastel2、带隙基准bg2、重定时模块retimer、分频器div1、去耦电容c3、去耦电容c4；其中，带隙基准bg2的输入端用于接收使能信号en，带隙基准bg2的输出端分别对接主级模块masteh2的输入端和主级模块mastel2的输入端，由带隙基准bg2输出参考电压vrefh和vrefl分别至主级模块masteh2和主级模块mastel2；主级模块masteh2的电源端接电源电压vdd，主级模块masteh2的输出端分别对接从级模块slah3的输入端和从级模块slah4的输入端，由主级模块masteh2输出偏置电压vseth分别至从级模块slah3和从级模块slah4，从级模块slah3的电源端和从级模块slah4的电源端分别接电源电压vdd；主级模块mastel2的接地端接地，主级模块mastel2的输出端分别对接从级模块slal3的输入端和从级模块slal4的输入端，由主级模块mastel2输出偏置电压vsetl分别至从级模块slal3和从级模块slal4，从级模块slal3的接地端和从级模块slal4的接地端分别接地；从级模块slah3的输出端对接分频器div1的电源端，由从级模块slah3输出电压voh3至分频器div1用作电源，从级模块slal3的输出端对接分频器div1的接地端，由从级模块slal3输出电压vol3至分频器div1用作接地，去耦电容c3的上极板对接从级模块slah3的输出端，去耦电容c3的下极板对接从级模块slal3的输出端；从级模块slah4的输出端对接retimer的电源端，由从级模块slah4输出电压voh4至retimer用作电源，从级模块slal4的输出端对接retimer的接地端，由从级模块slal4输出电压vol4至retimer用作接地，去耦电容c4的上极板对接从级模块slah4的输出端，去耦电容c4的下极板对接从级模块slal4的输出端；分频器div1的输入端用于接入dac的时钟信号clk1，分频器div1的输出端对接retimer的输入端，retimer的输出端对接各个电流舵dac，由retimer输出data至各个电流电流舵dac。
4.根据权利要求1所述一种杂散抑制的宽带多通道射频直采收发机电路，其特征在于：所述接收电路杂散抑制模块包括接收机杂散抑制电路、以及预设数量的adc，接收机杂散抑制电路包括从级模块slah5、从级模块slal5、主级模块masteh3、主级模块mastel3、带隙基准bg3、分频器div2、去耦电容c5；其中，带隙基准bg3的输入端用于接收使能信号en，带隙基准bg3的输出端分别对接主级模块masteh3的输入端和主级模块mastel3的输入端，由带隙基准bg3输出参考电压vrefh和vrefl分别至主级模块masteh3和主级模块mastel3；主级模块masteh3的电源端接电源电压vdd，主级模块masteh3的输出端对接从级模块slah5的输入端，由主级模块masteh3输出偏置电压vseth至从级模块slah5，从级模块slah5的电源端接电源电压vdd；主级模块mastel3的接地端接地，主级模块mastel3的输出端对接从级模块slal5的输入端，由主级模块mastel3输出偏置电压vsetl至从级模块slal5，从级模块slal5的接地端接地；从级模块slah5的输出端对接分频器div2的电源端，由从级模块slah5输出电压voh5至分频器div2...
【专利技术属性】
技术研发人员：张浩，赵超，殷允金，
申请(专利权)人：南京美辰微电子有限公司，
类型：发明
国别省市：
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