一种用于时钟校正的系统和方法，包括调整包括至少一个同相时钟和一个正交时钟的两个或多个输入信号，并且向能够产生４象限内插输出时钟相位的设备施加经调整的正交时钟信号。延迟内插输出时钟相位以便形成用于测量设备的时钟。在内插输出时钟相位的范围内在测量设备上测量两个或多个调整的输入信号。使用来自测量设备的采样信息来确定同相时钟和正交时钟上的误差。使用确定的误差信息来调适同相时钟和正交时钟。
【技术实现步骤摘要】
本专利技术涉及一种用于自动地校正在闭环相位旋转器子系统中的两个基准时钟之 间的占空度、正交关系和幅度关系的系统和方法，所述子系统可以在集成电路上实现。
技术介绍
在高数据速率串行器_解串器(SERDES)输入/输出(I/O)核心中使用的公共时钟 产生体系结构使用单个低噪声锁相环(PLL)。PLL信号被分送给发送器(Tx)、接收器(Rx)、 或收发器子系统中的一个或多个，所述子系统包括用于对固定频率PLL时钟进行频率和相 位偏移的"相位旋转器(Phase rotator)“，使得本地接收器时钟可以被锁相到输入数据流。参照图1，示出了时钟产生子系统的框图。在此例子中，通过使用正交除法器 (quadrature divider) 12把PLL 10的输出时钟除以二。正交除法器12生成输出“同 相”(I) 13和“正交相”(Q) 14时钟，所述时钟均根据PLL时钟频率除以二并且相互偏移90 度。这些正交时钟13和14被分送到一个或多个数据I/O核心15。每个I/O通常包含本地 时钟缓冲器16，其可以用来在I和Q时钟13和14分别被施加到本地相位旋转器17和18 之前改进它们的正交准确性和/或占空度。此本地时钟缓冲器使用开环方法来实现，这意味着时钟信号通过缓冲器16而没 有应用任何反馈校正来改进时钟的输出占空度和/或正交关系。其它设备可以包括锁存器 21。为了示例性目的，时钟13和14被示为分送到多个数据接收器15。每个接收器15 可以具有独立的输入数据流(例如，数据输入1)，其必须被本地时钟和数据恢复(CDR)单 元22锁频和锁相。在典型的应用中，为了实现频率和相位锁定，CDR 22更新本地边缘相位 旋转器17的相位，使得来自边缘旋转器17的输出的边缘交叉(edgecrossing)与输入数据 流(数据输入1)的边缘交叉一致。数据旋转器18被编程为适于数据检测的相位偏移，通 常是从边缘旋转器17移动的1/2比特间隔。锁存器21用来捕获由⑶R单元22处理的数 据和边缘信息。应当理解，基本数据和边缘检测接收器足以满足说明基于相位旋转器的时 钟产生系统的目的。如图2所示，相位旋转器17、18能够通过把I和Q输入时钟与变化的权重相混合 和组合来产生具有从0到360度改变的相位的输出时钟19和8。参照图2，相位旋转器17、18通过对输入正交时钟23和24的加权组合进行求和 以便创建具有可编程相位的输出时钟30来工作。作为一个例子，数模转换器(DAC) 26输出 权重27和28。当I时钟数模转换器(IDAC) 27的权重输入到I时钟混合器25并且被设置 为1 (意味着100 %被选择)而Q时钟DAC (QDAC) 28的权重被设置为0 (意味着0 %被选择) 时，相位旋转器17、18输出I时钟，所述I时钟根据定义具有0度相位。类似地，当Q时钟 DAC 28的权重被设置为1而I时钟DAC 27的权重被设置为0时，相位旋转器输出Q时钟， 当目.仅当输入Q时钟24与I时钟完美正交时所述Q时钟具有90度相位。可以通过利用相应的乘法器加权I和Q时钟来实现中间相位，所述乘法器实现如图2中的表33所示的期望 的输出相位。在使用1/2速率计时(意味着I和Q时钟频率是接收数据速率的1/2)的串行器 /解串器核心中的相位旋转器的常见实现方式使用从0到360度总共64个相位梯级，实现 5. 625度的相位分辨率。这种设计跨过一个接收数据比特持续时间提供了 32梯级的时间分 辨率。尽管相位旋转器组件(DAC 27和28、混合器25和求和器29)的详细电路实现方式可 以使用许多不同的技术，不过每个相位旋转器实现方式在相位准确性方面受I和Q输入时 钟23和24的基础准确性限制。由于I和Q时钟从LC PLL分送到许多Tx/Rx核心，所以时钟的正交关系可能由于 时钟分布中不同的I/Q路径延迟而变得失配。此外，时钟的占空度由于时钟缓冲器设备中 的失配和延迟差异而可能变得不准确。参照图3，时序示了正交时钟。时钟波形交叉时间Tl、T2、T3和T4可以通过 以下定义和公式与所产生的占空度和正交关系误差相关T =平均时钟 1/2 周期=T4/2(1)DUTYI = T2/(2*T)*100%(2)DUTYQ = (Τ3_Τ1)/(2*Τ)*100%(3)IQ = integ(I*Q) (T3_T2+Tl)/T*90deg (4)完美的IQ时钟具有DUITI = 50%,DUTYQ = 50%,并且IQ = 90度，这意味着I和 Q时钟的+和-极性的持续时间是相同的，并且Q时钟被从I时钟精确地延迟90度，其对应 于完整时钟周期2*T的1/4。为了查看在时钟发生器中非50%的占空度和非90度的正交 如何转换为时间抖动，值Τ1、Τ2、Τ3和Τ4可以被如下表示为占空度和正交关系的函数Tl = (IQ/180deg+(DUTYI-DUTYQ)/100%(5)Τ2 = DUTYI/50%(6)T3 = Tl+DUTYQ/50%(7)Τ4 = 2*Τ(8)为了简化抖动分析，在图3中可以假定相位旋转器在时钟交叉间隔0、Tl、Τ2、Τ3 和Τ4分别根据I或Q信号创建边缘时钟和根据Q或I信号创建数据时钟。由于边缘时钟 设置用于采样系统的时间基准，所以数据时钟抖动可以被计算为从理想的采样位置(在本 说明书中从边缘时钟延迟Τ/2)到实际的采样位置(延迟Τ/2+误差)的差异。在异步时钟恢复系统中，因为接收器系统利用不相干(与本地PLL不同的频率) 时钟跟踪输入数据信号，所以边缘相位随时间推移从0变换到Τ4。因此，在波形交叉间隔， 如表1所示，给出了可能的边缘和数据采样位置边缘采样_数据采样_数据采样抖云力0Tl(Τ1-Τ/2)TlΤ2(Τ2-Τ1-Τ/2)Τ2Τ3(Τ3-Τ2-Τ/2)Τ3Τ4(Τ4-Τ3-Τ/2)表1.数据采样抖动由非理想的正交时钟添加的峰到峰数据采样抖动可以被表示为表1中的采样抖5动的最大值减去采样抖动的最小值，其可以被简洁地计算为数据采样抖动=max(Tl, T2-T1，T3-T2，T4-T3)-min (Tl，T2-T1，T3-T2，T4-T3) (9)只有当Tl和T2与T1、T3与Τ2以及Τ4与Τ3之间的间隔均等于Τ/2时，抖动才为 零。只有当I和Q时钟处于完美正交(Q从I延迟Τ/2)并且具有50%占空度时才出现此条 件。在现有技术中，在信号被施加到相位旋转器之前，为了正交准确性和占空度，在每 个本地时钟发生器的本地开环“粗略清理(coarseclean up) ”缓冲器16(图1) 一般用来尽 可能地清理IQ时钟。参照图4，示出了现有技术中“粗略清理”缓冲器的一般实现方式，用于提供两个输 出路径，所述输出路径从具有两个电流模式逻辑(current-mode-logic^CML)时钟输入I和 Q的求和器40形成I+Q和Q-I，利用在输出上的DC阻塞时钟缓冲器41增大以便改进占空 度。此操作改进了输出时钟信号的正交关系和占空度。然而，在“粗略清理”缓冲器自身中 的匹配准确性的限制(由于用来构建它的设备的变化而导致)对可达到的准确性带来基本 限制。特别地是，当用深亚微CMOS技术实现时，负载电阻42、设备增益43和缓冲级偏压电 流44均对显著的失配效本文档来自技高网...
【技术保护点】
一种用于闭环时钟校正的方法，包括：调整包括至少一个同相时钟和一个正交时钟的两个或多个输入信号；向能够产生４象限内插输出时钟相位的设备施加调整的正交时钟信号；延迟内插输出时钟相位以便形成用于测量设备的时钟；在多个内插输出时钟相位的范围内测量所述测量设备的两个或多个调整的输入信号；使用来自所述测量设备的采样信息确定所述同相时钟和正交时钟的误差；并且在闭环反馈配置中使用确定的误差信息来调适所述同相时钟和正交时钟。
【技术特征摘要】
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【专利技术属性】
技术研发人员：TJ别科玛，SM克莱门斯，许峻铭，WR凯利，EM梅，SV莱洛夫，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]
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