【技术实现步骤摘要】
本申请属于功率器件，尤其涉及一种屏蔽栅沟槽mos器件及其制备方法、芯片。
技术介绍
1、屏蔽栅极沟槽(shield gate trench，sgt)结构金属氧化物半导体(metal oxidesemiconductor，mos)器件作为开关器件广泛应用于电源管理系统，是核心的功率控制部件。sgtmos器件的栅极结构包括位于深沟槽中的屏蔽多晶硅结构和多晶硅栅结构，其中该屏蔽多晶硅结构位于深沟槽的下部，多晶硅栅结构位于深沟槽的上部。屏蔽多晶硅结构、多晶硅栅结构和深沟槽之间相互隔离。该有源区的顶层形成沟道区，位于沟道区上的外延层表层形成源区。通过接触孔将该源区引出，通常在用于引出源区的接触孔的底端周围形成重掺杂接触区，该重掺杂接触区与沟道区接触。
2、然而，目前的sgtmos器件在屏蔽栅底部存在高峰值场强的现象，该现象会导致sgtmos器件在此处发生击穿，降低器件的击穿电压（bv），最终导致器件失效，极大影响器件的性能。
技术实现思路
1、为了解决上述技术问题，本申请实施例提供了一种屏蔽栅沟槽mos器件及其制备方法、芯片，可以在减小器件的导通电阻的情况下提升器件的击穿电压。
2、本申请实施例第一方面提供了一种屏蔽栅沟槽mos器件，所述屏蔽栅沟槽mos器件包括：
3、n型衬底层以及形成于n型衬底层正面的n型漂移层；
4、漏极层，形成于所述n型衬底层的背面；
5、第一n型掺杂区、第二n型掺杂区，分别形成于所述n型漂移层的凹槽两侧壁；
6、第一p阱、第二p阱，分别设于所述n型漂移层的两侧部上方；
7、第一n型源区、第二n型源区，分别设于所述第一p阱和所述第二p阱上；
8、p型重掺杂层，设于所述n型漂移层的凹槽底部，且所述p型重掺杂层为凹型结构；
9、栅极介质层、屏蔽栅多晶硅层，所述栅极介质层隔离所述屏蔽栅多晶硅层；
10、第一控制栅多晶硅层、第二控制栅多晶硅层，分别位于所述屏蔽栅多晶硅层的两侧，且与所述屏蔽栅多晶硅层之间由所述栅极介质层隔离；
11、封装层、屏蔽栅电极，所述屏蔽栅电极通过所述封装层上的通孔与所述屏蔽栅多晶硅层接触；
12、第一栅极电极、第二栅极电极，通过所述封装层分别与所述第一控制栅多晶硅层、所述第二控制栅多晶硅层接触；
13、第一源极电极、第二源极电极，所述第一源极电极通过所述封装层上的通孔分别与所述第一n型源区和所述第一p阱接触；所述第二源极电极通过所述封装层上的通孔分别与所述第二n型源区和所述第二p阱接触。
14、在一个实施例中，所述第一n型掺杂区、所述第二n型掺杂区的高度相同。
15、在一个实施例中，所述屏蔽栅多晶硅层的长度大于所述第一控制栅多晶硅层、所述第二控制栅多晶硅层的长度。
16、在一个实施例中，所述屏蔽栅多晶硅层的长度至少为所述第一控制栅多晶硅层、所述第二控制栅多晶硅层的长度的2倍。
17、在一个实施例中，所述第一控制栅多晶硅层、所述第二控制栅多晶硅层以所述屏蔽栅多晶硅层呈轴对称设置。
18、在一个实施例中，p型重掺杂层以所述屏蔽栅多晶硅层所在的直线延长线呈轴对称设置。
19、在一个实施例中，所述第一n型掺杂区、所述第二n型掺杂区的宽度由底部向顶部逐渐增加。
20、在一个实施例中，所述第一n型掺杂区、所述第二n型掺杂区为梯形结构。
21、本申请实施例第二方面还提供了一种屏蔽栅沟槽mos器件的制备方法，包括：
22、在n型衬底层的正面形成n型漂移层，并在所述n型衬底层的背面形成漏极层；
23、在所述n型漂移层上刻蚀形成凹槽，并在所述n型漂移层的凹槽底部形成形状为凹形的p型重掺杂层；
24、在所述n型漂移层的凹槽两侧壁注入n型掺杂离子分别形成第一n型掺杂区和第二n型掺杂区；
25、在所述n型漂移层的凹槽内填充介质材料形成栅极介质层，并在所述栅极介质层内形成第一深槽、第二深槽、第三深槽；其中，所述第三深槽位于所述第一深槽和所述第二深槽之间，且所述第三深槽的深度大于所述第一深槽和所述第二深槽的深度；
26、填充多晶硅材料，并在所述第一深槽和所述第二深槽内分别形成第一控制栅多晶硅层、第二控制栅多晶硅层，在所述第三深槽内形成屏蔽栅多晶硅层；其中，所述屏蔽栅多晶硅层与所述第一n型掺杂区、所述第二n型掺杂区之间由所述栅极介质层隔离；
27、在所述n型漂移层的两侧部上方形成第一p阱、第二p阱，并分别在所述第一p阱和所述第二p阱上形成第一n型源区、所述第二n型源区；
28、淀积封装材料形成封装层，并在封装层上形成多个通孔；
29、淀积金属电极材料，并对所述金属电极材料进行刻蚀，形成屏蔽栅电极、第一栅极电极、第二栅极电极、第一源极电极、第二源极电极；其中，所述屏蔽栅电极通过封装层与所述屏蔽栅多晶硅层接触，所述第一栅极电极、第二栅极电极通过所述封装层分别与所述第一控制栅多晶硅层、所述第二控制栅多晶硅层接触，所述第一源极电极通过所述封装层上的通孔分别与所述第一n型源区和所述第一p阱接触，所述第二源极电极通过所述封装层上的通孔分别与所述第二n型源区和所述第二p阱接触。
30、本申请实施例第三方面还提供了一种芯片，包括如上述任一项实施例的屏蔽栅沟槽mos器件。
31、本申请实施例的有益效果：通过在n型漂移层的凹槽底部形成相对的p型重掺杂层，且p型重掺杂层分别设置于n型漂移层的两侧部下方，可以在凹槽底部形成耗尽层，去除屏蔽栅下方圆角位置的峰值电场，提升器件的击穿电压，并通过在n型漂移层的凹槽的两侧壁分别形成第一n型掺杂区和第二n型掺杂区，可以减小耗尽区的宽度，达到减小导通电阻、提升器件的性能的目的。
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1.一种屏蔽栅沟槽MOS器件，其特征在于，所述屏蔽栅沟槽MOS器件包括：
2.如权利要求1所述的屏蔽栅沟槽MOS器件，其特征在于，所述第一N型掺杂区、所述第二N型掺杂区的高度相同。
3.如权利要求1所述的屏蔽栅沟槽MOS器件，其特征在于，所述屏蔽栅多晶硅层的长度大于所述第一控制栅多晶硅层、所述第二控制栅多晶硅层的长度。
4.如权利要求3所述的屏蔽栅沟槽MOS器件，其特征在于，所述屏蔽栅多晶硅层的长度至少为所述第一控制栅多晶硅层、所述第二控制栅多晶硅层的长度的2倍。
5.如权利要求1所述的屏蔽栅沟槽MOS器件，其特征在于，所述第一控制栅多晶硅层、所述第二控制栅多晶硅层以所述屏蔽栅多晶硅层呈轴对称设置。
6.如权利要求1所述的屏蔽栅沟槽MOS器件，其特征在于，P型重掺杂层以所述屏蔽栅多晶硅层所在的直线延长线呈轴对称设置。
7.如权利要求1所述的屏蔽栅沟槽MOS器件，其特征在于，所述第一N型掺杂区、所述第二N型掺杂区的宽度由底部向顶部逐渐增加。
8.如权利要求1所述的屏蔽栅沟槽MOS器件，其特征在于，所
9.一种屏蔽栅沟槽MOS器件的制备方法，其特征在于，包括：
10.一种芯片，其特征在于，包括如权利要求1-8任一项所述的屏蔽栅沟槽MOS器件；或者包括如权利要求9所述的屏蔽栅沟槽MOS器件的制备方法制备的屏蔽栅沟槽MOS器件。
...【技术特征摘要】
1.一种屏蔽栅沟槽mos器件，其特征在于，所述屏蔽栅沟槽mos器件包括：
2.如权利要求1所述的屏蔽栅沟槽mos器件，其特征在于，所述第一n型掺杂区、所述第二n型掺杂区的高度相同。
3.如权利要求1所述的屏蔽栅沟槽mos器件，其特征在于，所述屏蔽栅多晶硅层的长度大于所述第一控制栅多晶硅层、所述第二控制栅多晶硅层的长度。
4.如权利要求3所述的屏蔽栅沟槽mos器件，其特征在于，所述屏蔽栅多晶硅层的长度至少为所述第一控制栅多晶硅层、所述第二控制栅多晶硅层的长度的2倍。
5.如权利要求1所述的屏蔽栅沟槽mos器件，其特征在于，所述第一控制栅多晶硅层、所述第二控制栅多晶硅层以所述屏蔽栅多晶硅层呈轴对称...
【专利技术属性】
技术研发人员：景俊豪，
申请(专利权)人：天狼芯半导体成都有限公司，
类型：发明
国别省市：
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