【技术实现步骤摘要】
本申请涉及液晶显示，特别涉及一种栅极驱动电路及显示面板。
技术介绍
1、goa(gate driver on array)驱动电路(移位寄存器单元)一直被广泛应用于显示
，goa电路中包括下拉维持单元。在下拉维持单元中通常设有反相器，反相器由两组构成，通过lc电信号进行切换实现交替工作。但由于lc电信号切换周期较长，反相器中的晶体管的阈值电压容易出现漂移现象，导致电性不稳定，并且电路中的时钟信号与电平信号存在导通风险，一旦导通极易对液晶显示器造成损坏。
技术实现思路
1、本申请提供一种栅极驱动电路及显示面板，以解决现有技术中的技术问题。
2、为了解决上述技术问题，本申请公开了如下技术方案：
3、第一方面，提供了一种栅极驱动电路，包括连接于公共点的下拉维持模块；
4、其中，所述下拉维持模块包括第一反相单元、第二反相单元和下拉单元；所述第一反相单元通过所述下拉单元与所述第二反相单元连接；
5、所述第一反相单元包括第一晶体管和第五晶体管，所述第一晶体管的第一控制端连接第一时钟信号，所述第一晶体管的第一输出端连接高电平信号，所述第五晶体管的第五控制端连接第二时钟信号，所述第五晶体管的第五输出端连接第一输出点位，所述第五晶体管的第五输入端连接低电平信号；
6、所述第二反相单元包括第六晶体管和第十晶体管，所述第六晶体管的第六控制端连接第一时钟信号，所述第六晶体管的第六输出端连接高电平信号，所述第十晶体管的第十控制端连接所述第二时
7、结合第一方面，所述第一反相单元还包括第二晶体管、第三晶体管和第四晶体管，所述第二晶体管的第二控制端与所述公共点连接，所述第二晶体管的第二输出端与所述第一晶体管的第一输入端连接，所述第二晶体管的第二输入端连接所述低电平信号，所述第三晶体管的第三控制端连接所述第一输入端，所述第三晶体管的第三输出端连接所述高电平信号，所述第三晶体管的第三输入端连接所述第一输出点位，所述第四晶体管的第四控制端连接所述公共点，所述第四晶体管的第三输出端连接所述第一输出点位，所述第四晶体管的第四输入端连接所述低电平信号。
8、结合第一方面，所述第二反相单元还包括第七晶体管、第八晶体管和第九晶体管，所述第七晶体管的第七控制端与所述公共点连接，所述第七晶体管的第七输出端与所述第六晶体管的第六输入端连接，所述第七晶体管的第七输入端连接所述低电平信号，所述第八晶体管的第八控制端连接所述第七输入端，所述第八晶体管的第八输出端连接所述高电平信号，所述第八晶体管的第八输入端连接所述第二输出点位，所述第九晶体管的第九控制端连接所述公共点，所述第九晶体管的第八输出端连接所述第二输出点位，所述第九晶体管的第九输入端连接所述低电平信号。
9、结合第一方面，所述栅极驱动电路还包括上拉控制模块，所述上拉控制模块包括第十一晶体管，所述第十一晶体管的第十一控制端连接第一控制信号，所述第十一晶体管的第十一输出端连接第一扫描信号，所述第十一晶体管的第十一输入端连接公共点。
10、结合第一方面，所述栅极驱动电路还包括上拉模块，所述上拉模块包括第十二晶体管、第十三晶体管和电容，所述第十二晶体管的第十二控制端和所述第十三晶体管的第十三控制端均连接公共点，所述第十二晶体管的第十二输出端和所述第十三晶体管的第十三输出端均连接第一时钟信号，所述第十二晶体管的第十二输入端连接第二控制信号，所述第十三晶体管的第十三输入端连接第二扫描信号，所述电容的一端连接所述第十二控制端，另一端连接所述第二扫描信号。
11、结合第一方面，所述栅极驱动电路还包括复位模块，所述复位模块包括第十四晶体管，所述第十四晶体管的第十四控制端连接第三控制信号，所述第十四晶体管的第十四输出端连接公共点，所述第十四晶体管的第十四输入端连接低电平信号。
12、结合第一方面，所述栅极驱动电路还包括下拉模块，所述下拉模块包括第十五晶体管，所述第十五晶体管的第十五控制端连接第三扫描信号，所述第十五晶体管的第十五输出端连接公共点，所述第十五晶体管的第十五输入端连接所述低电平信号。
13、结合第一方面，所述下拉单元包括第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管，所述第十六晶体管的第十六输出端与所述第十八晶体管的第十八输出端连接，所述第十六晶体管的第十六控制端和所述第十七晶体管的第十七控制端连接第一输入端，所述第十七晶体管的第十七控制端和所述第十九晶体管的第十九控制端连接所述第二输入端，所述第十七晶体管的第十七输出端和所述第十九晶体管的第十九输出端连接公共点，所述第十六晶体管的第十六输入端、所述第十七晶体管的第十七输入端、所述第十八晶体管的第十八输入端和第十九晶体管的第十九输入端均与所述低电平信号连接。
14、结合第一方面，所述第一时钟信号和所述第二时钟信号互为反相信号。
15、第二方面，提供了一种显示面板，包括：
16、驱动基板和显示单元；
17、所述驱动基板上设有如第一方面中任意一项所述的栅极驱动电路，所述显示单元与所述栅极驱动电路连接，所述栅极驱动电路控制所述显示单元运行。
18、上述技术方案中的一个技术方案具有如下优点或有益效果：
19、与现有技术相比，本申请的一种栅极驱动电路，包括连接于公共点的下拉维持模块；其中，下拉维持模块包括第一反相单元、第二反相单元和下拉单元；第一反相单元通过下拉单元与第二反相单元连接；第一反相单元包括第一晶体管和第五晶体管，第一晶体管的第一控制端连接第一时钟信号，第一晶体管的第一输出端连接高电平信号，第五晶体管的第五控制端连接第二时钟信号，第五晶体管的第五输出端连接第一输出点位，第五晶体管的第五输入端连接低电平信号；第二反相单元包括第六晶体管和第十晶体管，第六晶体管的第六控制端连接第一时钟信号，第六晶体管的第六输出端连接高电平信号，第十晶体管的第十控制端连接第二时钟信号，第十晶体管的第十输出端连接第二输出点位，第十晶体管的第十输入端连接低电平信号。本申请所提供的驱动电路中的第一反相单元和第二反相单元中采用第一时钟信号进行驱动，进而使得驱动电路具有更好的稳定性；并且第一时钟信号与电平信号不会导通，因此驱动电路在驱动液晶显示器工作时不存在损坏的风险。
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1.一种栅极驱动电路，其特征在于，包括连接于公共点的下拉维持模块(200)，所述下拉维持模块(200)包括第一反相单元(210)、第二反相单元(220)和下拉单元(230)；所述第一反相单元(210)通过所述下拉单元(230)与所述第二反相单元(220)连接；
2.如权利要求1所述的栅极驱动电路，其特征在于，所述第一反相单元(210)还包括第二晶体管、第三晶体管和第四晶体管，所述第二晶体管的第二控制端与所述公共点连接，所述第二晶体管的第二输出端与所述第一晶体管的第一输入端连接，所述第二晶体管的第二输入端连接所述低电平信号，所述第三晶体管的第三控制端连接所述第一输入端，所述第三晶体管的第三输出端连接所述高电平信号，所述第三晶体管的第三输入端连接所述第一输出点位，所述第四晶体管的第四控制端连接所述公共点，所述第四晶体管的第三输出端连接所述第一输出点位，所述第四晶体管的第四输入端连接所述低电平信号。
3.如权利要求1或2所述的栅极驱动电路，其特征在于，所述第二反相单元(220)还包括第七晶体管、第八晶体管和第九晶体管，所述第七晶体管的第七控制端与所述公共点连接，
4.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括上拉控制模块(100)，所述上拉控制模块(100)包括第十一晶体管，所述第十一晶体管的第十一控制端连接第一控制信号，所述第十一晶体管的第十一输出端连接第一扫描信号，所述第十一晶体管的第十一输入端连接公共点。
5.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括上拉模块(400)，所述上拉模块(400)包括第十二晶体管、第十三晶体管和电容，所述第十二晶体管的第十二控制端和所述第十三晶体管的第十三控制端均连接公共点，所述第十二晶体管的第十二输出端和所述第十三晶体管的第十三输出端均连接第一时钟信号，所述第十二晶体管的第十二输入端连接第二控制信号，所述第十三晶体管的第十三输入端连接第二扫描信号，所述电容的一端连接所述第十二控制端，另一端连接所述第二扫描信号。
6.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括复位模块(300)，所述复位模块(300)包括第十四晶体管，所述第十四晶体管的第十四控制端连接第三控制信号，所述第十四晶体管的第十四输出端连接公共点，所述第十四晶体管的第十四输入端连接低电平信号。
7.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括下拉模块(500)，所述下拉模块(500)包括第十五晶体管，所述第十五晶体管的第十五控制端连接第三扫描信号，所述第十五晶体管的第十五输出端连接公共点，所述第十五晶体管的第十五输入端连接所述低电平信号。
8.如权利要求2所述的栅极驱动电路，其特征在于，所述下拉单元(230)包括第十六晶体管、第十七晶体管、第十八晶体管和第十九晶体管，所述第十六晶体管的第十六输出端与所述第十八晶体管的第十八输出端连接，所述第十六晶体管的第十六控制端和所述第十七晶体管的第十七控制端连接第一输入端，所述第十七晶体管的第十七控制端和所述第十九晶体管的第十九控制端连接所述第二输入端，所述第十七晶体管的第十七输出端和所述第十九晶体管的第十九输出端连接公共点，所述第十六晶体管的第十六输入端、所述第十七晶体管的第十七输入端、所述第十八晶体管的第十八输入端和第十九晶体管的第十九输入端均与所述低电平信号连接。
9.如权利要求1所述的栅极驱动电路，其特征在于，所述第一时钟信号和所述第二时钟信号互为反相信号。
10.一种显示面板，其特征在于，包括：
...【技术特征摘要】
1.一种栅极驱动电路，其特征在于，包括连接于公共点的下拉维持模块(200)，所述下拉维持模块(200)包括第一反相单元(210)、第二反相单元(220)和下拉单元(230)；所述第一反相单元(210)通过所述下拉单元(230)与所述第二反相单元(220)连接；
2.如权利要求1所述的栅极驱动电路，其特征在于，所述第一反相单元(210)还包括第二晶体管、第三晶体管和第四晶体管，所述第二晶体管的第二控制端与所述公共点连接，所述第二晶体管的第二输出端与所述第一晶体管的第一输入端连接，所述第二晶体管的第二输入端连接所述低电平信号，所述第三晶体管的第三控制端连接所述第一输入端，所述第三晶体管的第三输出端连接所述高电平信号，所述第三晶体管的第三输入端连接所述第一输出点位，所述第四晶体管的第四控制端连接所述公共点，所述第四晶体管的第三输出端连接所述第一输出点位，所述第四晶体管的第四输入端连接所述低电平信号。
3.如权利要求1或2所述的栅极驱动电路，其特征在于，所述第二反相单元(220)还包括第七晶体管、第八晶体管和第九晶体管，所述第七晶体管的第七控制端与所述公共点连接，所述第七晶体管的第七输出端与所述第六晶体管的第六输入端连接，所述第七晶体管的第七输入端连接所述低电平信号，所述第八晶体管的第八控制端连接所述第七输入端，所述第八晶体管的第八输出端连接所述高电平信号，所述第八晶体管的第八输入端连接所述第二输出点位，所述第九晶体管的第九控制端连接所述公共点，所述第九晶体管的第八输出端连接所述第二输出点位，所述第九晶体管的第九输入端连接所述低电平信号。
4.如权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括上拉控制模块(100)，所述上拉控制模块(100)包括第十一晶体管，所述第十一晶体管的第十一控制端连接第一控制信号，所述第十一晶体管的第十一输出端连接第一扫描信号，所述第十一晶体管的第十一输入端连接公共点。
5.如权利要求1所述的栅极驱动电路，其特征在于，所述栅...
【专利技术属性】
技术研发人员：任蕫壎，杨泽林，何孝金，王旭，
申请(专利权)人：TCL华星光电技术有限公司，
类型：发明
国别省市：
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