应力测试方法和测试装置制造方法及图纸

本发明专利技术涉及一种应力测试方法和测试装置。提供了在使用晶片级测试设备时以快速而简化的方式获得晶片级统计数据的系统和方法。所述系统和方法对给定芯片上的所有ＤＵＴ执行并行施加应力以缩短施加应力时间，然后允许单独测试该芯片上的每个ＤＵＴ，同时使该芯片上的其他ＤＵＴ处于应力之下以避免任何松弛。在一个应用中，所获得的统计数据使能分析晶体管器件的负偏压温度不稳定性（ＮＢＴＩ）现象。尽管由于ＮＢＴＩ在器件变窄时的已知行为而使获得统计数据对ＮＢＴＩ更重要，但是所述结构和方法在进行较小适当调整的情况下可用于针对许多技术可靠性机制对多个ＤＵＴ施加应力。

【技术实现步骤摘要】

本专利技术一般地涉及集成电路芯片测试，具体地说，涉及对半导体器件进行应力测 试的方法和装置。
技术介绍
在半导体技术可靠性领域的历史上，对半导体器件进行应力测试的方法是首先 从晶片切割一测试器件，将其安装在载体上，然后将其与其他器件一起插入大型温度室内， 其中为被测器件(DUT)接上适当施加的电源。通常在各读出间对DUT—次施加数天和数周 的应力。为了测试，一次一个地取下DUT并将DUT放在测试器上。当前技术水平已发展到通常使用与晶片探测器相关的相对简单的设备在晶片上 对器件施加应力和执行测试。通常以高得多的条件施加应力，从而对每个器件施加数分钟 到数小时的应力，并在对器件施加应力期间连续获得读数，或至少在施加应力过程中频繁 获得读数。此方案要求一次只能对晶片上的一个器件施加应力。另外，使用目前可用于晶 片级测试的相对简单的测试器，只能对少数器件(通常为1个DUT，但有时为2到4个DUT) 施加应力和进行测试。由于每个芯片上被施加应力和测试的器件数相对较少，因此所收集 的数据量太少而无法表征跨DUT的任何实际统计变化。近几年，已可使用多个探测头，原则上允许一次测量2到16个芯片。但是由于其 成本、设置时间以及性能相对较差(至少对于4个探头以上的情况)，所以对于上述问题而 言，多个探头并非最优的解决方案。因此，多个探头并未得到广泛认可。因此，对于每个具 有特定机械配置的芯片，仅对一个或两个DUT执行应力测试。负偏压温度不稳定性(NBTI)改变了测试工艺。随着CMOS PFET晶体管数目的 增多，NBTI已成为非常重要的CMOS PFET晶体管故障测试机制。由于移除应力后发生 的迅速松弛并且由于随着器件变窄，位移变化迅速增大(即使平均位移正常也是如此)， 因此加大了理解所述机制的难度。最近，设计了允许使用常规测试设备测量单个器件 短至10-100纳秒的松弛时间的电路(参见例如共同拥有的美国专利申请第12/061077 号)。但是，这些方法没有解决跨DUT的变化。参见共同 受让人 Visweswariah 的美国专利第 7，111,260 号以及 C. Visweswariah、K. Ravindran、 K. Kalafala、S. G. Walker 禾口 S. Narayan 的论文"First-order incremental block-based statistical timing analysis (基于一阶增量块的统计时序分析)”(设计自动化会议 (DAC)，加利福尼亚州圣地亚哥，第331-336页，2004年6月)。在测试时需要这样的能力对给定芯片上的所有DUT并行施加应力(以使施加应 力时间较短)，然后测试该芯片上的单个DUT，同时使该芯片上的其他器件处于应力之下以 避免返回松弛状态。
技术实现思路
本专利技术涉及一种在不需要任何附加或专用设备的情况下，允许对多个半导体器件DUT并行施加应力，然后在其余DUT处于应力状态的情况下单独地测试DUT的方法和装置。具体地说，提供了一种电路，其使能对晶体管或线路元件中的多个DUT并行施加 应力以通过连续测试一次获得大量器件的统计数据。在一个相关方面，本专利技术包括片上多路复用电路，所述电路允许针对多个被测器 件的各个方面(例如，诸如Vt之类的器件参数)并行施加应力，但允许在其余DUT处于应 力状态的情况下单独测试一 DUT。因此，根据本专利技术的一个方面，提供了一种用于测试在半导体晶片内形成的多个 晶体管器件的特性的测试装置，所述测试装置包括一个或多个第一导体，其通过允许或阻止信号传导到所述多个晶体管器件中的每 个晶体管器件的第一端子的一个或多个第一开关器件而与所述第一端子相连；一个或多个第二导体，其通过允许或阻止信号传导到所述多个晶体管器件中的每 个晶体管器件的第二端子的一个或多个第二开关器件而与所述第二端子相连；一个或多个第三导体，其通过允许或阻止信号传导到所述多个晶体管器件中的每 个晶体管器件的第三端子的一个或多个第三开关器件而与所述第三端子相连；以及在所述晶片中配置的控制电路，其用于生成信号以同时控制所述一个或多个第一 开关器件、所述一个或多个第二开关器件以及所述一个或多个第三开关器件的激活，以使 得信号能够在预定时间和以预定持续时间在相应的每个所述第一、第二和第三端子处传导 到每个所述晶体管器件，所述信号提供用于在所述多个晶体管器件中的每个晶体管器件处 施加应力的配置；以及所述控制电路被配置为在预定时间生成另一局部信号，所述局部信号用于选择所 述多个晶体管器件中的一个特定晶体管器件，并使能经由所施加的信号将选定晶体管器件 局部配置为一个或多个状态以获得特性数据，其中，所述控制电路被配置为使能收集所述选定晶体管器件处的特性数据，与此 同时对所述多个晶体管器件中的其余晶体管器件同时施加应力。此方面进一步包括，在所述晶片中配置的控制电路包括与所述多个晶体管器件 中的每个晶体管器件相一致地提供的开关配置电路，其响应于控制所述一个或多个第一开 关器件、所述一个或多个第二开关器件以及所述一个或多个第三开关器件的激活的控制信 号，使得信号能够在预定时间和以预定持续时间在相应的每个所述第一、第二和第三端子 处传导到选定晶体管器件。此外，在所述测试装置中，在所述晶片中配置的控制电路进一步包括用于接收多 个数字控制信号并生成所述另一局部信号以针对测试或测量状态选择所述多个晶体管器 件中的一个特定晶体管器件的电路。根据本专利技术的另一方面，提供了一种对半导体晶片内形成的多个器件进行应力测 试的方法，所述方法包括在所述半导体晶片中提供一个或多个开关器件的并行连接，所述一个或多个开关 器件的每个并行连接都与所述多个器件中的每个器件的结构相连以允许或阻止信号传导 到所述器件结构；配置所述并行连接的多个选定开关器件以使能在预定时段内将应力信号同时施 加到与所述并行连接相连的多个关联选定器件中的每个器件的结构；切换与所述多个选定器件中的第一器件关联的开关器件以取消施加所述应力信 号，同时继续对其他的所述多个选定器件施加所述应力信号，所施加应力的移除使所述第 一器件变为松弛状态；在所述第一器件的松弛期间或之后的预定时间从所述第一器件的结构获得测量信号；重新配置所述第一器件以便施加应力信号，以及切换与所述多个选定器件中的第二器件关联的开关器件以取消施加所述应力信 号，同时继续对其他的所述多个选定器件施加所述应力信号，所施加应力的移除使所述第 二器件变为松弛状态；以及重复应用以下步骤选择所述多个器件中要测试的下一相继器件并切换该相继开 关器件以在所述下一相继器件处移除应力信号，同时继续对其他的所述多个选定器件施加 所述应力信号，并在所述预定时间获得所述下一相继器件处的测量值，此后将所述应力信 号重新施加到下一相继器件，其中对半导体晶片内形成的所述多个器件并行施加应力并控制所述多个器件以 连续地获得选定器件的单个测试测量值，同时使能继续对当前未被测试的其余的所述多个 器件施加应力信号。有利地，本专利技术的系统和方法提供了执行并行施加应力和顺序测试来获得重要统 计分布数据的能力，所述分布数据例如在用于NBTI特性的实施例中非常重要，因为当W减 小时，标准偏差显著增加_它们几乎不增加总体本文档来自技高网...

【技术保护点】
一种用于测试在半导体晶片内形成的多个晶体管器件的特性的测试装置，所述测试装置包括：一个或多个第一导体，其通过允许或阻止信号传导到所述多个晶体管器件中的每个晶体管器件的第一端子的一个或多个第一开关器件而与所述第一端子相连；一个或多个第二导体，其通过允许或阻止信号传导到所述多个晶体管器件中的每个晶体管器件的第二端子的一个或多个第二开关器件而与所述第二端子相连；一个或多个第三导体，其通过允许或阻止信号传导到所述多个晶体管器件中的每个晶体管器件的第三端子的一个或多个第三开关器件而与所述第三端子相连；以及在所述晶片中配置的控制电路，其用于生成信号以同时控制所述一个或多个第一开关器件、所述一个或多个第二开关器件以及所述一个或多个第三开关器件的激活，以使得信号能够在预定时间和以预定持续时间在相应的每个所述第一、第二和第三端子处传导到每个所述晶体管器件，所述信号提供用于在所述多个晶体管器件中的每个晶体管器件处施加应力的配置；以及所述控制电路被配置为在预定时间生成另一局部信号，所述局部信号用于选择所述多个晶体管器件中的一个特定晶体管器件，并使能经由所施加的信号将选定晶体管器件局部配置为一个或多个状态以获得特性数据，其中，所述控制电路被配置为使能收集所述选定晶体管器件处的特性数据，与此同时对所述多个晶体管器件中的其余晶体管器件同时施加应力。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：KB阿加瓦尔，N哈比布，JD海斯，JG麦西，AW斯特朗，
申请(专利权)人：国际商业机器公司，
类型：发明
国别省市：US[美国]