【技术实现步骤摘要】
本文所描述的本专利技术公开用于超低功率iot装置的一组ac供电逻辑门电路。
技术介绍
1、本专利技术公开一组ac逻辑电路，其可由ac信号加电；因此，其在用于iot装置、智能微尘、无线电力传输(wpt)系统、医疗保健/生物医学植入等的微型芯片中节省大量电力。此类装置应使用能量收集原理来满足低功率要求。能量收集的现象捕获大气中可用的rf能量，或替代地通过从发送rf信号的发射器向此类装置供电。在任一情况下，微型芯片装置都将必须捕获rf信号来为自己加电。在这些情况下可用的功率量非常低，通常在微瓦及亚微瓦范围内。因此，在设计此类系统时，功率是最关键的因素。此外，此类系统还必须对输入信号的峰间强度的变化免疫，峰间强度随着与源的距离而变化。
2、dc逻辑及dc供电电路目前正在绝大多数装置中使用。然而，在前述超低功率iot装置中，dc电路中的整流是一个重大挑战。在这些电路中使用不同类型的整流器及升压器，所述整流器及升压器通常使用二极管进行设计。基于二极管的整流器及升压器电路提供相对较低的效率，尤其是在iot装置的情况下，其中在输入处捕获的ac信号非常弱，典型的峰间电压为几百毫伏。由于低电压电平，二极管整流器的效率在此操作区域中非常低。因此，在此类情况下，需要消除整流器并在ac信号上操作整个系统。在本申请案中公开这样一种新颖的数字逻辑门系统，其完全在ac功率上操作，明确来说在正交rf信号上操作。
技术实现思路
1、本专利技术公开应用于无线供电电路中的一组ac供电逻辑门，所述供电电路例如i
2、在一个实施例中，提供一种ac逻辑门，其经构造及配置以由三个或更多个ac信号供电。所述三个或更多个ac信号包括三个正交ac信号，其中所述三个正交ac信号的完整循环具有多个阶段。此实施例中的所述ac逻辑门包含多个晶体管，所述多个晶体管中的第一一或多者中的每一者经构造及配置以接收所述三个正交ac信号中的一或多者，且所述多个晶体管中的第二一或多者中的每一者经构造及配置以接收数个输入信号中的一者。此实施例中的所述ac逻辑门还包含耦合到所述多个晶体管的电容，其中所述电容经构造及配置以响应于所述阶段中的第一者而被预充电，其中所述电容经构造及配置以响应于所述阶段中的第二者而放电，且其中所述ac逻辑门经构造及配置以响应于所述数个输入信号而产生并输出输出信号，其中所述输出信号的状态取决于所述数个输入信号中的每一者的状态。
3、在另一实施例中，提供一种执行数字逻辑运算的方法，其包含：在ac逻辑门的晶体管电路中接收三个正交ac信号以为所述ac逻辑门供电，其中所述三个正交的ac信号的完整循环具有多个阶段；在所述晶体管电路中接收数个输入信号；响应于所述阶段中的第一者而对所述ac逻辑门的电容进行预充电，所述电容耦合到所述晶体管电路；响应于所述阶段中的第二者而对所述电容进行放电；以及响应于所述数个输入信号，从所述ac逻辑门产生并输出输出信号，其中所述输出信号的状态取决于所述数个输入信号中的每一者的状态。
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1.一种AC逻辑门，其经构造及配置以由三个或更多个AC信号供电，所述三个或更多个AC信号包括三个正交AC信号，其中所述三个正交AC信号的完整循环具有多个阶段，所述AC逻辑门包括：
2.根据权利要求1所述的AC逻辑门，其中所述三个正交AC信号包括VI+信号、VI-信号及VQ+信号，其中所述VI+信号与所述VI-信号相对于彼此180°异相，且其中所述VI+信号与所述VQ+信号相对于彼此90°异相。
3.根据权利要求1所述的AC逻辑门，其中所述AC逻辑门包括反相器，其中所述数个输入信号是单个输入信号，其中所述输出信号的所述状态是所述单个输入信号的所述状态的反相。
4.根据权利要求3所述的AC逻辑门，其中所述AC逻辑门包括串联连接的第一分支及第二分支，其中所述第一分支包含所述多个晶体管中的第一数目的所述第一一或多者，且所述第二分支包含所述多个晶体管中的所述第二一或多者及所述多个晶体管中的第二数目的所述第一一或多者，其中所述电容耦合到所述第一分支与所述第二分支之间的某一点，且其中所述AC逻辑门经构造及配置使得在所述阶段中的所述第一者期间仅所述第一分支导通
5.根据权利要求4所述的AC逻辑门，其中所述第一分支的所述晶体管中的每一者是PMOS晶体管，且所述第二分支的所述晶体管中的每一者是NMOS晶体管。
6.根据权利要求4所述的AC逻辑门，其进一步包括采样及保持电路，所述采样及保持电路耦合到所述电容以用于仅在所述阶段中的所述第二者期间从所述电容采样输出信号，其中所述采样及保持电路的输出是所述输出信号。
7.根据权利要求3所述的AC逻辑门，其中所述AC逻辑门包括串联连接的第一分支及第二分支，其中所述第一分支包含所述多个晶体管中的第一数目的所述第一一或多者及所述多个晶体管中的第一数目的所述第二一或多者，且所述第二分支包含所述多个晶体管中的第二数目的所述第二一或多者，其中所述电容耦合到所述第一分支与所述第二分支之间的某一点，其中所述AC逻辑门经构造及配置使得所述第一分支仅响应于所述输入信号处于高状态而导通。
8.根据权利要求7所述的AC逻辑门，其中所述第一分支的所述晶体管中的每一者是PMOS晶体管，且所述第二分支的所述晶体管中的每一者是NMOS晶体管。
9.根据权利要求1所述的AC逻辑门，其中所述AC逻辑门包括NAND门，其中所述数个输入信号是第一输入信号及第二输入信号，其中所述输出信号的所述状态包括所述第一输入信号的所述状态与所述第二输入信号的所述状态的逻辑NAND。
10.根据权利要求9所述的AC逻辑门，其中所述AC逻辑门包括串联连接的第一分支及第二分支，其中所述第一分支包含所述多个晶体管中的第一数目的所述第一一或多者，且所述第二分支包含所述多个晶体管中的所述第二一或多者及所述多个晶体管中的第二数目的所述第一一或多者，其中所述多个晶体管中的所述第二一或多者包含经构造及配置以接收所述第一输入信号的第一晶体管及经构造及配置以接收所述第二输入信号的第二晶体管，其中所述电容耦合到所述第一分支与所述第二分支之间的某一点，且其中所述AC逻辑门经构造及配置使得所述第一晶体管及所述第二晶体管在所述阶段中的所述第二者期间作为NAND门操作，使得所述电容仅当所述第一输入信号及所述第二输入信号为高时放电。
11.根据权利要求10所述的AC逻辑门，其中所述第一分支的所述晶体管中的每一者是PMOS晶体管，且所述第二分支的所述晶体管中的每一者是NMOS晶体管。
12.根据权利要求10所述的AC逻辑门，其进一步包括采样及保持电路，所述采样及保持电路耦合到所述电容以用于仅在所述阶段中的所述第二者期间从所述电容采样输出信号，其中所述采样及保持电路的输出是所述输出信号。
13.根据权利要求9所述的AC逻辑门，其中所述AC逻辑门包括串联连接的第一分支及第二分支，其中所述第一分支包含所述多个晶体管中的第一数目的所述第一一或多者及所述多个晶体管中的第一数目的所述第二一或多者，且所述第二分支包含所述多个晶体管中的第二数目的所述第二一或多者，其中所述电容耦合到所述第一分支与所述第二分支之间的某一点，其中所述多个晶体管中的所述第一数目的所述第二一或多者包括经构造及配置以接收所述第一输入信号的第一晶体管及经构造及配置以接收所述第二输入信号的第二晶体管，且所述多个晶体管中的所述第二数目的所述第二一或多者包括经构造及配置以接收所述第一输入信号的第三晶体管及经构造及配置以接收所述第二输入信号的第四晶体管。
14.根据权利要求13所述的AC逻辑门，其中所述第一晶体管与所述第二晶体管彼此并联...
【技术特征摘要】
1.一种ac逻辑门，其经构造及配置以由三个或更多个ac信号供电，所述三个或更多个ac信号包括三个正交ac信号，其中所述三个正交ac信号的完整循环具有多个阶段，所述ac逻辑门包括：
2.根据权利要求1所述的ac逻辑门，其中所述三个正交ac信号包括vi+信号、vi-信号及vq+信号，其中所述vi+信号与所述vi-信号相对于彼此180°异相，且其中所述vi+信号与所述vq+信号相对于彼此90°异相。
3.根据权利要求1所述的ac逻辑门，其中所述ac逻辑门包括反相器，其中所述数个输入信号是单个输入信号，其中所述输出信号的所述状态是所述单个输入信号的所述状态的反相。
4.根据权利要求3所述的ac逻辑门，其中所述ac逻辑门包括串联连接的第一分支及第二分支，其中所述第一分支包含所述多个晶体管中的第一数目的所述第一一或多者，且所述第二分支包含所述多个晶体管中的所述第二一或多者及所述多个晶体管中的第二数目的所述第一一或多者，其中所述电容耦合到所述第一分支与所述第二分支之间的某一点，且其中所述ac逻辑门经构造及配置使得在所述阶段中的所述第一者期间仅所述第一分支导通，且在所述阶段中的所述第二者期间仅所述第二分支导通。
5.根据权利要求4所述的ac逻辑门，其中所述第一分支的所述晶体管中的每一者是pmos晶体管，且所述第二分支的所述晶体管中的每一者是nmos晶体管。
6.根据权利要求4所述的ac逻辑门，其进一步包括采样及保持电路，所述采样及保持电路耦合到所述电容以用于仅在所述阶段中的所述第二者期间从所述电容采样输出信号，其中所述采样及保持电路的输出是所述输出信号。
7.根据权利要求3所述的ac逻辑门，其中所述ac逻辑门包括串联连接的第一分支及第二分支，其中所述第一分支包含所述多个晶体管中的第一数目的所述第一一或多者及所述多个晶体管中的第一数目的所述第二一或多者，且所述第二分支包含所述多个晶体管中的第二数目的所述第二一或多者，其中所述电容耦合到所述第一分支与所述第二分支之间的某一点，其中所述ac逻辑门经构造及配置使得所述第一分支仅响应于所述输入信号处于高状态而导通。
8.根据权利要求7所述的ac逻辑门，其中所述第一分支的所述晶体管中的每一者是pmos晶体管，且所述第二分支的所述晶体管中的每一者是nmos晶体管。
9.根据权利要求1所述的ac逻辑门，其中所述ac逻辑门包括nand门，其中所述数个输入信号是第一输入信号及第二输入信号，其中所述输出信号的所述状态包括所述第一输入信号的所述状态与所述第二输入信号的所述状态的逻辑nand。
10.根据权利要求9所述的ac逻辑门，其中所述ac逻辑门包括串联连接的第一分支及第二分支，其中所述第一分支包含所述多个晶体管中的第一数目的所述第一一或多者，且所述第二分支包含所述多个晶体管中的所述第二一或多者及所述多个晶体管中的第二数目的所述第一一或多者，其中所述多个晶体管中的所述第二一或多者包含经构造及配置以接收所述第一输入信号的第一晶体管及经构造及配置以接收所述第二输入信号的第二晶体管，其中所述电容耦合到所述第一分支与所述第二分支之间的某一点，且其中所述ac逻辑门经构造及配置使得所述第一晶体管及所述第二晶体管在所述阶段中的所述第二者期间作为nand门操作，使得所述电容仅当所述第一输入信号及所述第二输入信号为高时放电。
11.根据权利要求10所述的ac逻辑门，其中所述第一分支的所述晶体管中的每一者是pmos晶体管，且所述第二分支的所述晶体管中的每一者是nmos晶体管。
12.根据权利要求10所述的ac逻辑门，其进一步包括采样及保持电路，所述采样及保持电路耦合到所述电容以用于仅在所述阶段中的所述第二者期间从所述电容采样输出信号，其中所述采样及保持电路的输出是所述输出信号。
13.根据权利要求9所述的ac逻辑门，其中所述ac逻辑门包括串联连接的第一分支及第二分支，其中所述第一分支包含所述多个晶体管中的第一数目的所述第一一或多者及所述多个晶体管中的第一数目的所述第二一或多者，且所述第二分支包含所述多个晶体管中的第二数目的所述第二一或多者，其中所述电容耦合到所述第一分支与所述第二分支之间的某一点，其中所述多个晶体管中的所述第一数目的所述第二一或多者包括经构造及配置以接收所述第一输入信号的第一晶体管及经构造及配置以接收所述第二输入信号的第二晶体管，且所述多个晶体管中的所述第二数目的所述第二一或多者包括经构造及配置以接收所述第一输入信号的第三晶体管及经构造及配置以接收所述第二输入信号的第四晶体管。
14.根据权利要求13所述的ac逻辑门，其中所述第一晶体管与所述第二晶体管彼此并联连接。
15.根据权利要求13所述的ac逻辑门，其中所述第一分支的所述晶体管中的每一者是pmos晶体管，且所述第二分支的所述晶体管中的每一者是nmos晶体管。
16.根据权利要求1所述的ac逻辑门，其中所述ac逻辑门包括nor门，其中所述数个输入信号是第一输入信号及第二输入信号，其中所述输出信号的所述状态包括所述第一输入信号的所述状态与所述第二输入信号的所述状态的逻辑nor。
17.根据权利要求16所述的ac逻辑门，其中所述ac逻辑门包括第一分支及第二分支，其中所述第一分支包含所述多个晶体管中的第一数目的所述第一一或多者，且所述第二分支包含所述多个晶体管中的所述第二一或多者及所述多个晶体管中的第二数目的所述第一一或多者，其中所述多个晶体管中的所述第二一或多者包含经构造及配置以接收所述第一输入信号的第一晶体管及经构造及配置以接收所述第二输入信号的第二晶体管，其中所述电容耦合到所述第一分支与所述第二分支之间的某一点，且其中所述ac逻辑门经构造及配置使得所述第一晶体管及所述第二晶体管在所述阶段中的所述第二者期间作为nor门操作，使得所述电容仅当所述第一输入信号及所述第二输入信号中的至少一者为高时放电。
18.根据权利要求17所述的ac逻辑门，其中所述第一分支的所述晶体管中的每一者是pmos晶体管，且所述第二分支的所述晶体管中的每一者是nmos晶体管。
19.根据权利要求17所述的ac逻辑门，其进一步包括采样及保持电路，所述采样及保持电路耦合到所述电容以用于仅在所述阶段中的所述第二者期间从所述电容采样输出信号，其中所述采样及保持电路的输出是所述输出信号。
20.根据权利要求16所述的ac逻辑门，其中所述ac逻辑门包括第一分支及第二分支，其中所述第一分支包含所述多个晶体管中的第一数目的所述第一一或多者及所述多个晶体管中的第一数目的所述第二一或多者，且所述第二分支包含所述多个晶体管中的第二数目的所述第二一或多者，其中所述电容耦合到所述第一分支与所述第二分支之间的某一点，其中所述多个晶体管中的所述第一数目的所述第二一或多者包...
【专利技术属性】
技术研发人员：R·拉姆赞，H·罗海尔，Z·阿巴斯，A·贝格，
申请(专利权)人：无线局域网研究公司，
类型：发明
国别省市：
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