基于ＦＰＧＡ的线性调频信号实现方法技术

本发明专利技术公开了一种线性调频信号的实现方法，主要解决现有方法功能单一的问题。其实现步骤是：向ＦＰＧＡ发送串口命令，选择在ＦＰＧＡ中已经设置好的不同工作模式，产生一路数据；将一路数据分成四路；将四路数据作为频率控制字用累加器进行频率累加；将频率累加的结果作为相位控制字进行相位累加；将相位累加结果作为波形存储器的寻址地址，对存储器中所存储的正弦波形的幅值进行寻址；使用ＦＰＧＡ中ＩＰ核中的ＬＶＤＳ模块，将四路寻址结果进行并串转换；将并串转换的结果经过ＤＡ转换，最终得到线性调频信号的模拟波形。本发明专利技术能够产生不同参数的线性调频信号，且采样率高达９６０Ｍ，可作为信号源使用。

【技术实现步骤摘要】

本专利技术属于数字信号处理
，特别涉及利用FPGA实现线性调频信号的方 法，可用于作为信号源使用。
技术介绍
直接频率合成器是一种以数字信号处理理论为基础，从相位概念出发直接合成所 需波形的一种新的数字技术的频率合成方法。随着直接数字频率合成DDS技术的发展，很 多芯片公司都开发出了自己的DDS专用集成芯片，同D/A转换器和低通滤波器LPF —起便 可以组成任意波形信号的发生器，在电子、通讯等领域有着广泛的应用。但是目前的专用 DDS都是只适合在某一方面的要求，存在着一定的局限性，因此无法满足用户的各种要求。随着科技的高速发展，目前市场上各大芯片制造厂商都相继推出采用先进CMOS 工艺生产的高性能和多功能的DDS芯片，为电路设计者提供了多种选择，常见的DDS芯片包 括AD9850，AD9851，AD9854，AD9954等等，但是由于芯片已经固化了其特定功能，对于不同 的应用灵活性要差很多，例如如果要产生AM波，就必须外接模拟乘法器。而对于功能很强 的AD9954而言，价格又十分昂贵，尤其是在某些场合，专用的DDS芯片在控制方式、置频速 率等方面与系统的要求差距很大。而且市面上有多种直接数字合成信号源芯片，如美国AD 公司的AD9850，这类专用芯片由于价格昂贵、功能固定单一，使其应用受到限制。
技术实现思路
本专利技术的目的在于克服上述已有技术的不足，提供一种基于FPGA的线性调频信 号实现方法，以增加专用芯片的功能，通过外部控制的变化产生不同参数的线性调频信号， 满足信号源的不同应用要求。为实现上述目的，本专利技术包括如下步骤(1)向FPGA发送串口命令，并选择在FPGA中已经设置好的不同工作模式，产生一 路数据；(2)将一路数据分成四路，以降低频率，满足在FPGA中的工作需求；(3)将四路数据作为频率控制字用累加器进行频率累加；(4)将频率累加结果作为相位控制字进行相位累加；(5)将相位累加结果作为波形存储器的寻址地址，对存储器中所存储的正弦波形 的幅值进行寻址；(6)使用FPGA中IP核中的LVDS模块，将四路寻址结果进行并串转换；(7)将并串转换的结果经过DA转换，输出线性调频信号的模拟波形。所述的不同工作模式，包括中心频率f0为80M、带宽B为100M、持续时间Tp为 lOOus,中心频率f0为130M、带宽B为100M、持续时间Tp为100us,中心频率f0为80M、带 宽B为45M、持续时间Tp为lOOus，这些工作模式根据中心频率和带宽的不同，对初始频率 f 和调频率g进行量化后设置，其中f = fO-B/2, g = B/Tp。所述的一路数据分成四路，是通过对一路数据进行四抽取而实现。所述的频率累加，是用FPGA中累加器的结果与所述工作模式中的初始频率f相 加。所述的相位累加，是频率累加的结果与FPGA的时钟控制计数器相乘。所述的存储器中存储的正弦波形的幅值，是正弦波的四分之一周期波形的幅值。所述的对存储器中所存储的正弦波形的幅值进行寻址，是将寻址地址的高两位作 为象限值的标志，当寻址地址为第一象限时，按存储器地址低位向高位寻址；当寻址地址为 第二象限时，按存储器地址高位向低位寻址；当寻址地址为第三象限时，按存储器地址低位 向高位寻址且结果是存储值的负值；当寻址地址为第四象限时，按存储器地址高位向低位 寻址且结果是存储值的负值。本专利技术具有如下优点本专利技术由于设置不同的工作模式，可以实现不同的中心频率、带宽、调频率的线性 调频信号，为不同应用提供信号源；本专利技术由于将一路数据分成四路，采样率可以达到960M ；本专利技术由于存储器中存储的正弦波形的幅值是正弦波的四分之一周期波形的幅 值，占用FPGA的资源减少了四分之三。附图说明图1是本专利技术基于FPGA的线性调频信号的实现框图；图2是示波器实测本专利技术的线性调频信号波形；图3是频谱仪实测本专利技术的线性调频信号的频域波形。具体实施例方式参照图1，本专利技术的线性调频信号实现过程如下步骤1.向FPGA发送串口命令，并选择在FPGA中已经设置好的不同工作模式，产 生一路数据。设置不同工作模式，包括中心频率f0为80M、带宽B为100M、持续时间Tp为 lOOus,中心频率f0为130M、带宽B为100M、持续时间Tp为lOOus,中心频率f0为80M、带 宽B为45M、持续时间Tp为lOOus，这些工作模式是根据中心频率和带宽的不同，对初始频 率f和调频率g进行量化，其中f = f0-B/2, g = B/Tp。步骤2.将一路数据通过四抽取分成四路数据，四抽取是指对一路数据每隔四个 数据抽取一次，第一路是一路数据从第一个数开始抽取，第二路是从第二个数开始抽取，第 三路是从第三个数开始抽取，第四路是从第四个数开始抽取。步骤3.将四路数据作为频率控制字用累加器进行频率累加。当进行频率累加时，频率控制字是不变的，这一步调用了 FPGA中IP核中的累加 器，由于整个程序分成四路，所以四路都进行了频率累加，一路的频率控制字K1是调频率 量化后的数据，将频率控制字K1乘以4后得到四路的频率控制字K2，四路的频率控制字K2 通过累加器进行累加，得到累加器的结果A1，由于四路数据是通过四抽取得到的，所以四路 累加器结果A1在累加后要加上K1 Xn，其中四路运算的n值分别为0、1、2、3，得到加法结果A2，最后结果A2还要加上初始频率的量化数据，输出频率累加结果P1，累加溢出一次说明 计 算完一个周期。步骤4.将频率累加的结果作为相位控制字进行相位累加。当进行相位累加时，相位控制字是变化的，进行相位累加时调用了 FPGA中的乘法 器，乘法器的结果B1是将相位控制字P2与FPGA的时钟控制计数器相乘，其中相位控制字 P2是频率累加结果P1乘以4，同频率累加类似，由于是四路运算，需要将乘法器的输出结果 B1加上P2Xn，其中四路的n值分别为0、1、2和3，得到相位累加的结果T，累加溢出一次说 明计算完一个周期，当进行相位累加时，相位控制字是变化的，在进行累加时需要注意对应 累加关系，每来一个FPGA时钟，相位控制字P2与计数器相乘一次，从第一个P2与计数器第 一次计数开始相乘。步骤5.将相位累加结果作为波形存储器的寻址地址，对存储器中所存储的正弦 波形的幅值进行寻址。将相位累加结果T作为寻址地址，其中高两位是波形象限值的编码，调用了 FPGA 中的存储器ROM，存储器中存储了正弦波的四分之一周期波形的幅值，寻址地址的高两位作 为象限值的标志，当寻址地址为第一象限时，按存储器地址低位向高位寻址；当寻址地址为 第二象限时，按存储器地址高位向低位寻址；当寻址地址为第三象限时，按存储器地址低位 向高位寻址且结果是存储值的负值；当寻址地址为第四象限时，按存储器地址高位向低位 寻址且结果是存储值的负值。步骤6.通过调用FPGA中IP核中的LVDS模块，将步骤5寻址的四路幅值结果作 为模块的输入，模块的输出是四路幅值结果每一路从高位向低位排列，从第一路开始，到第 四路结束，输出一路数据，完成并串转换。步骤7.将并串转换的结果经过DA转换，输出线性调频信号的模拟波形。本专利技术的结果可以通过以下实测进一步说明A.图2所示是用示波器实测本专利技术的线性调频信号波形，其中图2(a)是示波器实 测的线本文档来自技高网...

【技术保护点】
一种基于ＦＰＧＡ的线性调频信号实现方法，包括如下步骤：（１）向ＦＰＧＡ发送串口命令，并选择在ＦＰＧＡ中已经设置好的不同工作模式，产生一路数据；（２）将一路数据分成四路，以降低频率，满足在ＦＰＧＡ中的工作需求；（３）将四路数据作为频率控制字用累加器进行频率累加；（４）将频率累加的结果作为相位控制字进行相位累加；（５）将相位累加结果作为波形存储器的寻址地址，对存储器中所存储的正弦波形的幅值进行寻址；（６）使用ＦＰＧＡ中ＩＰ核中的ＬＶＤＳ模块，将四路寻址结果进行并串转换；（７）将并串转换的结果经过ＤＡ转换，输出线性调频信号的模拟波形。

【技术特征摘要】

【专利技术属性】
技术研发人员：王海娟，全英汇，李亚超，邢孟道，黄明慧，宋猛，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：87[中国|西安]