System.ArgumentOutOfRangeException: 索引和长度必须引用该字符串内的位置。 参数名: length 在 System.String.Substring(Int32 startIndex, Int32 length) 在 zhuanliShow.Bind() 一种氮化镓高电子迁移率晶体管器件以及制备方法技术_技高网

一种氮化镓高电子迁移率晶体管器件以及制备方法技术

技术编号:40061841 阅读:12 留言:0更新日期:2024-01-16 22:48
本发明专利技术公开了一种氮化镓高电子迁移率晶体管器件以及制备方法。该氮化镓高电子迁移率晶体管器件的制备方法包括:提供衬底,衬底包括栅极区域;在衬底的表面依次形成缓冲层、沟道层、势垒层、P‑GaN层、第一保护层和第二保护层,其中,P‑GaN层、第一保护层和第二保护层位于栅极区域;对第二保护层进行刻蚀处理,形成第一栅极沟槽,以露出第一保护层;通过湿法刻蚀工艺对第一保护层进行刻蚀处理,形成第二栅极沟槽,以露出P‑GaN层;在P‑GaN层远离衬底的表面形成栅极;在势垒层远离衬底的表面形成源极和漏极。本发明专利技术实施例提供的技术方案避免了P‑GaN层的表面被损伤。

【技术实现步骤摘要】

本申请涉及半导体,尤其涉及一种氮化镓高电子迁移率晶体管器件以及制备方法


技术介绍

1、氮化镓高电子迁移率晶体管(gan hemt)器件具有优越的器件性能,在高频、高功率领域具有广阔的应用前景。氮化镓高电子迁移率晶体管器件包括沟道层和势垒层形成的异质结,p-gan层位于栅极区域,和栅极接触,p-gan层内的空穴可以耗尽异质结内的二维电子气(2deg),从而使得器件处于常关状态。

2、但是现有技术制备工艺使得p-gan层的表面很容易被损伤,进而带来表面态和陷阱态的问题,从而使得器件的栅极漏电流增大,影响器件性能。


技术实现思路

1、本申请提供了一种氮化镓高电子迁移率晶体管器件以及制备方法,以避免p-gan层的表面被损伤。

2、根据本专利技术的一方面,提供了一种氮化镓高电子迁移率晶体管器件的制备方法,包括:

3、提供衬底,所述衬底包括栅极区域;

4、在所述衬底的表面依次形成缓冲层、沟道层、势垒层、p-gan层、第一保护层和第二保护层,其中,所述p-gan层、所述第一保护层和所述第二保护层位于栅极区域;

5、对所述第二保护层进行刻蚀处理,形成第一栅极沟槽,以露出所述第一保护层;

6、通过湿法刻蚀工艺对所述第一保护层进行刻蚀处理,形成第二栅极沟槽,以露出所述p-gan层;

7、在所述p-gan层远离所述衬底的表面形成栅极;

8、在所述势垒层远离所述衬底的表面形成源极和漏极。

9、可选地,所述第一保护层和所述第二保护层的材料相同,且通过同一工艺同时制备而成。

10、可选地,所述第一保护层包括至少一层第一子保护层,所述第二保护层包括至少一层第二子保护层。

11、可选地,对所述第二保护层进行刻蚀处理,形成第一栅极沟槽,以露出所述第一保护层包括:

12、通过干法刻蚀工艺对所述第二保护层进行刻蚀处理,形成第一栅极沟槽,以露出所述第一保护层。

13、可选地,对所述第二保护层进行刻蚀处理,形成第一栅极沟槽,以露出所述第一保护层包括:

14、通过湿法刻蚀工艺对所述第二保护层进行刻蚀处理,形成第一栅极沟槽,以露出所述第一保护层。

15、可选地,所述衬底还包括包围所述栅极区域的非栅极区域;

16、在所述衬底的表面依次形成缓冲层、沟道层、势垒层、p-gan层、第一保护层和第二保护层包括:

17、在所述衬底的表面依次形成缓冲层、沟道层、势垒层、p-gan层、第一保护层和第二保护层;

18、去除位于所述非栅极区域的p-gan层、去除位于所述非栅极区域的第一保护层、去除位于所述非栅极区域的第二保护层以及去除位于所述栅极区域的边缘的第二保护层,以使所述p-gan层、所述第一保护层和所述第二保护层位于栅极区域。

19、可选地,对所述第二保护层进行刻蚀处理,形成第一栅极沟槽,以露出所述第一保护层之前还包括:

20、在所述势垒层远离所述衬底的表面形成钝化层,所述钝化层与所述p-gan层的侧面、所述第一保护层的侧面和所述第二保护层的侧面接触;

21、在所述势垒层远离所述衬底的表面形成源极和漏极包括:

22、在所述钝化层内形成源极沟槽和漏极沟槽;

23、在所述源极沟槽形成源极;

24、在所述漏极沟槽形成漏极。

25、可选地,通过湿法刻蚀工艺对所述第一保护层进行刻蚀处理,形成第二栅极沟槽,以露出所述p-gan层包括:

26、通过湿法刻蚀工艺去除位于所述栅极区域的所述第一保护层,保留位于所述栅极区域的边缘的第一保护层,形成第二栅极沟槽,以露出部分所述p-gan层。

27、可选地,所述第二保护层为非晶硅层。

28、可选地,所述第一保护层为氧化物层。

29、可选地,所述第一栅极沟槽在所述衬底的正投影和所述第二栅极沟槽在所述衬底的正投影重合。

30、根据本专利技术的另一方面,提供了一种氮化镓高电子迁移率晶体管器件,通过本专利技术提供的任意一种氮化镓高电子迁移率晶体管器件的制备方法制备而成。

31、本专利技术实施例提供的技术方案,通过分步刻蚀p-gan层表面的第二保护层和第一保护层,先后得到第一栅极沟槽和第二栅极沟槽,来得到栅极区域放置栅极的栅极沟槽。其中,刻蚀第二保护层时,第一保护层覆盖p-gan层,第一保护层可以保护p-gan层的表面不受损坏;在对第一保护层采用湿法刻蚀工艺进行刻蚀处理得到第二栅极沟槽,由于第一保护层和p-gan层的材料不同,选择不同刻蚀比的腐蚀液,可以避免腐蚀液对p-gan层的表面造成损伤。综上所述,本专利技术实施例提供的制备方法可以避免腐蚀液对p-gan层的表面造成损伤,进而避免p-gan层存在表面态和陷阱态的问题,从而降低了器件的栅极漏电电流,提升了器件性能。

32、应当理解,本部分所描述的内容并非旨在标识本申请的实施例的关键或重要特征,也不用于限制本申请的范围。本申请的其它特征将通过以下的说明书而变得容易理解。

本文档来自技高网...

【技术保护点】

1.一种氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,包括:

2.根据权利要求1所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,所述第一保护层和所述第二保护层的材料相同,且通过同一工艺同时制备而成。

3.根据权利要求1所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,所述第一保护层包括至少一层第一子保护层,所述第二保护层包括至少一层第二子保护层。

4.根据权利要求1所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,对所述第二保护层进行刻蚀处理,形成第一栅极沟槽,以露出所述第一保护层包括:

5.根据权利要求1所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,对所述第二保护层进行刻蚀处理,形成第一栅极沟槽,以露出所述第一保护层包括:

6.根据权利要求1所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,所述衬底还包括包围所述栅极区域的非栅极区域;

7.根据权利要求1或4所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,对所述第二保护层进行刻蚀处理,形成第一栅极沟槽,以露出所述第一保护层之前还包括:

8.根据权利要求1或6所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,通过湿法刻蚀工艺对所述第一保护层进行刻蚀处理,形成第二栅极沟槽,以露出所述P-GaN层包括:

9.根据权利要求1所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,所述第二保护层为非晶硅层。

10.根据权利要求1所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,所述第一保护层为氧化物层。

11.根据权利要求1所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,所述第一栅极沟槽在所述衬底的正投影和所述第二栅极沟槽在所述衬底的正投影重合。

12.一种氮化镓高电子迁移率晶体管器件,其特征在于,通过权利要求1-1任一所述的氮化镓高电子迁移率晶体管器件的制备方法制备而成。

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【技术特征摘要】

1.一种氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,包括:

2.根据权利要求1所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,所述第一保护层和所述第二保护层的材料相同,且通过同一工艺同时制备而成。

3.根据权利要求1所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,所述第一保护层包括至少一层第一子保护层,所述第二保护层包括至少一层第二子保护层。

4.根据权利要求1所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,对所述第二保护层进行刻蚀处理,形成第一栅极沟槽,以露出所述第一保护层包括:

5.根据权利要求1所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,对所述第二保护层进行刻蚀处理,形成第一栅极沟槽,以露出所述第一保护层包括:

6.根据权利要求1所述的氮化镓高电子迁移率晶体管器件的制备方法,其特征在于,所述衬底还包括包围所述栅极区域的非栅极区域;

7.根据权...

【专利技术属性】
技术研发人员:何清源
申请(专利权)人:英诺赛科珠海科技有限公司
类型:发明
国别省市:

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