【技术实现步骤摘要】
本专利技术涉及存储器，更具体地说，它涉及一种cache存储系统及访问处理方法。
技术介绍
1、cache(高速缓冲存储器)位于cpu(中央处理器)和主存之间，用于缓解高速cpu和慢速主存之间的速度差异。系统需要对地址a进行读写操作时，将地址a与cache中指令ram（随机存取存储器）所存储的地址信息进行比较，若有相同地址，则地址命中，可以直接对cache相关的数据ram进行读写操作，效率远高于直接对主存中的数据进行操作；若没有相同地址，则地址未命中，此时需要去主存中读写数据，并将数据存入cache中，下一次操作地址a时若地址命中则可提高效率。
2、现有cache中的指令ram一般存储有tag(地址信息，从cpu访问主存的地址中剥离出来的)、lru(淘汰序列号，淘汰时选择lru最大的路进行淘汰)、dirty(表示主存中的数据是否是最新的)和vld(表示cache中的数据是否有效)。现有技术中的cache在访问过程中，若没有相同地址，则地址未命中，此时需要去主存中读写数据，并将数据存入cache中，此时需要淘汰way（路）以供从主存中读写的数据写入。而cache的淘汰规则是，如果有way的vld=0，则优先选取该way；若所有way的vld都为1，则按照lru淘汰机制进行选取，此过程会改写其他way的lru，并写回指令ram中，若回写操作与读出数据不在同拍完成，则会多占用指令ram一拍的时间，导致cache的访问效率较低。
3、因此，如何研究设计一种能够克服上述缺陷的cache存储系统及访问处理方法是我们目前
技术实现思路
1、为解决现有技术中的不足，本专利技术的目的是提供一种cache存储系统及访问处理方法，将实时状态信息和时效状态信息字段存放在寄存器中进行管理，无需每次读取指令ram后才能得知实时状态信息和时效状态信息的状态，可在cache存储系统的读写操作过程中优化部分流程，减少流程步骤，提高效率。
2、本专利技术的上述技术目的是通过以下技术方案得以实现的：
3、第一方面，提供了一种cache存储系统，包括：
4、指令ram，存储有地址信息和淘汰序列号；
5、数据ram，存储有可读写的存储数据；
6、寄存器，存储有表征存储数据的实时状态信息和时效状态信息。
7、进一步的，所述指令ram、数据ram和寄存器中的同一路采用组相联地址映射机制进行关联。
8、第二方面，提供了一种cache存储访问处理方法，该方法应用于如第一方面所述的一种cache存储系统，包括以下步骤：
9、s1：根据待操作地址读取寄存器中待操作地址所对应组中所有路的时效状态信息，得到时效读取结果；
10、s2：在时效读取结果中存在时效状态信息为有效状态时，依据时效读取结果中的有效状态将指令ram中所对应的地址信息全部读出，得到地址读出结果；
11、s3：将待操作地址与地址读出结果进行对比，并在待操作地址命中时对数据ram中相应的存储数据进行操作；
12、s4：在时效读取结果中时效状态信息均为无效状态时和/或在s3中待操作地址未命中时，从主存中读写数据，并根据寄存器中的时效状态信息对指令ram中的地址信息进行淘汰处理，以及将从主存中读写的数据写入数据ram中所淘汰的路中。
13、进一步的，所述根据寄存器中的时效状态信息对指令ram中的地址信息进行淘汰处理的过程具体为：
14、判断待操作地址所对应组中是否存在一路的时效状态信息为无效状态和实时状态信息为非最新状态；
15、若存在，则将从主存中读写的数据写入数据ram中同时为无效状态和非最新状态所对应的路；
16、若不存在，则读出指令ram中待操作地址所对应组的所有淘汰序列号，按照淘汰规则选择一路的淘汰序列号进行淘汰，并将从主存中读写的数据写入数据ram中所淘汰的路中。
17、进一步的，所述按照淘汰规则选择一路的淘汰序列号进行淘汰的过程具体为：
18、优先选择时效状态信息为无效状态所对应的路进行淘汰；
19、若所有路的时效状态信息均为有效状态，则按照lru淘汰机制选取一路进行淘汰。
20、进一步的，所述lru淘汰机制选取淘汰序列号中值最大的路进行淘汰。
21、进一步的，若一路淘汰后，保持指令ram中各路的淘汰序列号不变，将寄存器中所淘汰路的时效状态信息改写为无效状态。
22、进一步的，该方法还包括：若淘汰的路中时效状态信息为有效状态和实时状态信息为最新状态，则将淘汰的路中的数据写入受害者缓存中。
23、进一步的，所述时效状态信息采用二进制数字表征状态；
24、若时效状态信息取值为1，则表示为有效状态；
25、若时效状态信息取值为0，则表示为无效状态。
26、进一步的，所述实时状态信息采用二进制数字表征状态；
27、若实时状态信息取值为1，则表示为最新状态；
28、若实时状态信息取值为0，则表示为非最新状态。
29、与现有技术相比，本专利技术具有以下有益效果：
30、1、本专利技术提供的一种cache存储系统，将实时状态信息和时效状态信息字段存放在寄存器中进行管理，无需每次读取指令ram后才能得知实时状态信息和时效状态信息的状态，可在cache存储系统的读写操作过程中优化部分流程，减少流程步骤，提高效率；
31、2、本专利技术提供的一种cache存储访问处理方法，在时效读取结果中时效状态信息均为无效状态时，可直接从主存中读写数据，无需读指令ram；
32、3、本专利技术提供的一种cache存储访问处理方法，在待操作地址所对应组中存在一路的时效状态信息为无效状态和实时状态信息为非最新状态时，可以直接将从主存中读写的数据写入数据ram，无需读指令ram；
33、4、本专利技术提供的一种cache存储访问处理方法，在一路淘汰后，保持指令ram中各路的淘汰序列号不变，仅将寄存器中所淘汰路的时效状态信息改写为无效状态，无需对指令ram进行回写操作，可降低读写指令ram的时间和功耗。
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1.一种Cache存储系统，其特征是，包括：
2.根据权利要求1所述的一种Cache存储系统，其特征是，所述指令RAM、数据RAM和寄存器中的同一路采用组相联地址映射机制进行关联。
3.一种Cache存储访问处理方法，其特征是，该方法应用于如权利要求1或2所述的一种Cache存储系统，包括以下步骤：
4.根据权利要求3所述的一种Cache存储访问处理方法，其特征是，所述根据寄存器中的时效状态信息对指令RAM中的地址信息进行淘汰处理的过程具体为：
5.根据权利要求4所述的一种Cache存储访问处理方法，其特征是，所述按照淘汰规则选择一路的淘汰序列号进行淘汰的过程具体为：
6.根据权利要求5所述的一种Cache存储访问处理方法，其特征是，所述LRU淘汰机制选取淘汰序列号中值最大的路进行淘汰。
7.根据权利要求5所述的一种Cache存储访问处理方法，其特征是，若一路淘汰后，保持指令RAM中各路的淘汰序列号不变，将寄存器中所淘汰路的时效状态信息改写为无效状态。
8.根据权利要求4所述的一种Cache存储访
9.根据权利要求3所述的一种Cache存储访问处理方法，其特征是，所述时效状态信息采用二进制数字表征状态；
10.根据权利要求4所述的一种Cache存储访问处理方法，其特征是，所述实时状态信息采用二进制数字表征状态；
...【技术特征摘要】
1.一种cache存储系统，其特征是，包括：
2.根据权利要求1所述的一种cache存储系统，其特征是，所述指令ram、数据ram和寄存器中的同一路采用组相联地址映射机制进行关联。
3.一种cache存储访问处理方法，其特征是，该方法应用于如权利要求1或2所述的一种cache存储系统，包括以下步骤：
4.根据权利要求3所述的一种cache存储访问处理方法，其特征是，所述根据寄存器中的时效状态信息对指令ram中的地址信息进行淘汰处理的过程具体为：
5.根据权利要求4所述的一种cache存储访问处理方法，其特征是，所述按照淘汰规则选择一路的淘汰序列号进行淘汰的过程具体为：
6.根据权利要求5所述的一种cache存储访问处理...
【专利技术属性】
技术研发人员：刘帅，王寅，杨成勇，高志，
申请(专利权)人：成都北中网芯科技有限公司，
类型：发明
国别省市：
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