一种功率ＭＯＳＦＥＴ封装体及其封装方法技术

本发明专利技术提供了一种功率ＭＯＳＦＥＴ封装体，包括第一芯片、第二芯片和引线框架，所述第一和第二芯片均为功率ＭＯＳＦＥＴ芯片，每个芯片的正面均设置有一源极和一栅极，背面设置有一漏极，所述引线框架具有多个引脚，两个芯片并列贴装在引线框架上，第一芯片的正面和第二芯片的背面朝向引线框架，第二芯片背面的漏极与第一芯片的源极贴装在引线框架的同一引脚上。本发明专利技术将两个ＭＯＳＦＥＴ芯片颠倒贴装在引线框架上，并将一个芯片的漏极和另一个芯片的源极贴装在同一引脚上，通过此特别的封装方式，实现了现有技术中两个封装体才能完成的功能，并使封装体最小化；并节省了ＰＣＢ的空间，简化了ＰＣＢ的布线工艺和制造成本。

【技术实现步骤摘要】
一种功率M0SFET封装体及其封装方法
本专利技术涉及半导体器件封装测试领域，尤其涉及一种功率M0SFET封装体及其封 装方法。
技术介绍
随着电子工业的不断发展，印刷电路板(PCB)上集成的器件越来越多，因此单个 器件的小型化已经成为器件封装工艺发展的必然趋势。单个器件占有更小的面积能够使单 位面积的PCB上能够容纳更多的器件，从而为板卡的设计者在小型化和高性能之间提供更 大的选择空间。CMOS电路是PCB上最为常见的电路单元，一个CMOS电路通常需要若干个NM0S和 若干个PM0S，一个例如CMOS反相器至少需要一个NM0S和一个PM0S。早期的单电源S08封 装占用PCB面积为5mmX6mm，但由于是单管封装，因此需要采用两个封装体才能够实现一 个基本的CMOS单元。取而代之的是双电源PAK S08封装体，该封装体虽然在单体中同时封 入了两个M0SFET，但是由于这种封装结构的高侧和低侧的两个栅极引线必须在PCB板上相 交，因此必须使用至少有两层的PCB板，从而提高了应用成本，不利于广泛推广应用。现有 技术中最为成熟的封装结构应当是双电源5060-8L系列芯片，该系列芯片占用了 5mmX6mm 的PCB板面积，实现了双管封装，并且PCB布线能够在单层内实现。从现有技术的发展路径可以看出，降低封装体占用面积和PCB设计的复杂度一直 是本领域内技术人员一直追求的目标。
技术实现思路
本专利技术所要解决的技术问题是，提供一种功率M0SFET的封装方法以及封装体，进 一步降低封装体占用面积，并且管脚位置设置合理，易于PCB布线设计。为了解决上述问题，本专利技术提供了一种功率M0SFET封装体，包括第一芯片、第二 芯片和引线框架，所述第一和第二芯片均为功率M0SFET芯片，每个芯片的正面均设置有一 源极和一栅极，背面设置有一漏极，所述引线框架具有多个引脚，两个芯片并列贴装在引线 框架上，第一芯片的正面和第二芯片的背面朝向引线框架，第二芯片背面的漏极与第一芯 片的源极贴装在引线框架的同一引脚上。作为可选的技术方案，所述第一芯片和第二芯片同引线框架之间的连接方式各自 分别选自于导电焊料相互焊接和导电薄膜相互粘贴中的一种。其中，第一芯片同弓I线框架 之间的连接方式优选采用导电薄膜相互粘贴，第二芯片同引线框架之间的连接方式优选采 用导电焊料相互焊接。作为可选的技术方案，所述导电薄膜的厚度范围是10 y m至50 y m。作为可选的技术方案，第一芯片正面的源极和栅极以及第二芯片背面的漏极与引 线框架对应的引脚之间采用导电金属片相互连接。本专利技术进一步提供了一种上述封装体的制造方法，包括如下步骤提供两种晶圆，所述两种晶圆分别具有多个待封装的第一芯片或者第二芯片，每个芯片的正面均设置有一 源极和一栅极，背面设置有一漏极；在每个第一芯片的正面以及每个第二芯片的背面的焊 盘上粘贴导电薄膜，所述导电薄膜的上下表面均具有粘性；将粘贴有导电薄膜的两种晶圆 都切割成独立的第一芯片和第二芯片；将导电薄膜与引线框架对应的引脚相互对准，从而 将第一芯片和第二芯片粘贴在引线框架上，第二芯片背面的漏极与第一芯片的源极贴装在 引线框架的同一引脚；将第一芯片的背面与第二芯片的正面的焊盘电学连接至引线框架对 应的引脚上。作为可选的技术方案，所述在焊盘表面粘贴导电薄膜的步骤进一步包括提供一 支撑层；在所述支撑层的表面上形成一层连续的导电薄膜；图形化所述导电薄膜，使其位 置和形状与焊盘相互对应；将焊盘与图形化的导电薄膜相互对准，从而将晶圆粘贴在所述 支撑层的表面上；将支撑层移除，从而将图形化的导电薄膜粘贴在晶圆表面的焊盘上。作为可选的技术方案，所述导电薄膜的两个表面具有不同的粘附强度，并采用粘 附强度较低的一个表面与支撑层相互粘贴，以有利于粘贴至焊盘后将支撑层移除。本专利技术进一步提供了一种上述封装体的制造方法，包括如下步骤提供两种晶圆， 所述两种晶圆分别具有多个待封装的第一芯片或者第二芯片，每个芯片的正面均设置有一 源极和一栅极，背面设置有一漏极；在每个第一芯片的正面粘贴导电薄膜，所述导电薄膜的 上下表面均具有粘性；将两种晶圆各自切割成独立的第一芯片和第二芯片；将导电薄膜与 引线框架对应的引脚相互对准，从而将第一芯片粘贴在引线框架上；采用导电焊料将第二 芯片焊接在引线框架对应的引脚上，第二芯片背面的漏极与第一芯片的源极贴装在引线框 架的同一引脚；将第一芯片的背面与第二芯片的正面的焊盘电学连接至引线框架对应的引 脚上。作为可选的技术方案，所述将第二芯片焊盘焊接至引线框架对应的引脚上的步骤 中，采用的是片式焊接工艺。应用于CMOS电路中双M0SFET封装结构中，一个M0SFET (例如PM0S)的源极和另一 个M0SFET (例如NM0S)的漏极通常是串接在一起的，这样便于后续在电路中的应用，本专利技术 所述的封装结构利用了这一特点，将两个M0SFET芯片颠倒贴装在引线框架上，并将一个芯 片的漏极和另一个芯片的源极贴装在同一引脚上，这样即降低了芯片的体积，又实现了两 个芯片的互联。具体地说，现有技术中为了实现一个芯片源极和另一个芯片漏极之间的互 联，或者采用一个跨越芯片正面和背面的引线，或者把两个芯片上下交错放置，而无论何种 方法都会增加最终封装体的厚度，不利于降低芯片体积和提高散热效率。本专利技术所述方法 将两个芯片颠倒放置，避免了增加封装体的厚度，并且芯片直接贴装在引线框架的管脚上， 有利于提高封装体的散热效率。附图说明附图1所示是本专利技术一具体实施方式所述封装体制作方法的实施步骤示意图；附图2至附图13所示是本专利技术一具体实施方式的工艺示意图；附图14所示是本专利技术另一具体实施方式所述封装体制作方法的实施步骤示意 图。具体实施方式下面结合附图对本专利技术提供的一种功率M0SFET封装体及其封装方法的具体实施 方式做详细说明。附图1所示是本具体实施方式所述封装体制作方法的实施步骤示意图，包括步骤S100，提供两种晶圆，所述两种晶圆分别具有多个待封装的第一芯片或者第 二芯片，每个芯片的正面均设置有一源极和一栅极，背面设置有一漏极；步骤S110，在每个 第一芯片的正面以及每个第二芯片的背面的焊盘上粘贴导电薄膜，所述导电薄膜的上下表 面均具有粘性；步骤S120，将粘贴有导电薄膜的两种晶圆都切割成独立的第一芯片和第二 芯片；步骤S130，将导电薄膜与引线框架对应的引脚相互对准，从而将第一芯片和第二芯 片粘贴在引线框架上，第二芯片背面的漏极与第一芯片的源极贴装在引线框架的同一引 脚；步骤S140，将第一芯片的背面与第二芯片的正面的焊盘电学连接至引线框架对应的引 脚上。附图2至附图13所示是本具体实施方式的工艺示意图。附图2所示，参考步骤S100，提供两种晶圆，所述两种晶圆分别具有多个待封装 的第一芯片或者第二芯片，每个芯片的正面均设置有一源极和一栅极，背面设置有一漏极。 (芯片表面电极在图中未示出。)附图2仅以具有多个第一芯片的晶圆191为例给予说明， 对另一种具有第二芯片的晶圆的加工方法与此相同，不再重复展示。参考步骤S110，在每个第一芯片的正面以及每个第二芯片的背面的焊盘上粘贴导 电薄膜，所述导电薄膜的上下表面均具有粘性。接下来以晶圆191为例，详细叙述在第一芯 片正面的源极和本文档来自技高网...

【技术保护点】
一种功率ＭＯＳＦＥＴ封装体，包括第一芯片、第二芯片和引线框架，所述第一和第二芯片均为功率ＭＯＳＦＥＴ芯片，每个芯片的正面均设置有一源极和一栅极，背面设置有一漏极，所述引线框架具有多个引脚，其特征在于：两个芯片并列贴装在引线框架上，第一芯片的正面和第二芯片的背面朝向引线框架，第二芯片背面的漏极与第一芯片的源极贴装在引线框架的同一引脚上。

【技术特征摘要】

【专利技术属性】
技术研发人员：张江元，柳丹娜，李志宁，
申请(专利权)人：上海凯虹科技电子有限公司，
类型：发明
国别省市：31[中国|上海]