【技术实现步骤摘要】
技术介绍
1、预期当前低功率双数据速率第四代(lpddr4)随机存取存储器(ram)使用2133mhz时钟频率支持至多4266mbps的数据速率。输入数据锁存器的设计对于实现此性能水准来说为重要的。挑战包含相对较低供电水平及极小输入信号能量。由有损路径造成的符号间干扰(isi)、归因于特征阻抗不连续性的反射及并行信号线之间的串扰以及时钟抖动将输入信号降级到输入数据锁存器应通过50mv解决小于80ps脉冲的点。传统感测放大器锁存器在此些条件下操作已具有难度且展示相对不良秩容限工具(rmt)容限。输入数据锁存器的选项为使用判决反馈均衡(dfe)。典型低开销dfe接收器实施涉及模拟回路，所述模拟回路将反馈应用到输入或参考电压。此些接收器的速度受到带宽及模拟反馈的延时的限制。
技术实现思路
1、本申请案的一方面涉及一种判决反馈均衡dfe电路，其包括：数据输入，其接收数据信号；时钟输入，其接收时钟信号；互补时钟输入，其接收所述时钟信号的补充；第一组数据锁存器，所述第一组中的每一数据锁存器经耦合到所述数据输入且经耦合到一组参考输入中的对应参考输入，所述第一组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收所述时钟信号；第二组数据锁存器，所述第二组中的每一数据锁存器经耦合到所述数据输入且经耦合到所述组参考输入中的对应参考输入，所述第二组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启动而接收所述时钟信号的所述补充；及反馈回路，其基于所述第二组
2、本申请案的另一方面涉及一种具有判决反馈均衡电路的数据接收器dq，其包括：数据总线；及大量存储器装置，其经耦合到所述数据总线，每一存储器装置包含大量判决反馈均衡电路，每一判决反馈均衡电路包含：数据输入，其接收数据信号；第一时钟输入，其接收第一时钟信号；第二时钟输入，其接收第二时钟信号；第一组数据锁存器，所述第一组中的每一数据锁存器经耦合到所述数据输入且经耦合到一组参考输入中的对应参考输入，所述第一组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收所述第一时钟信号；第二组数据锁存器，所述第二组中的每一数据锁存器经耦合到所述数据输入且经耦合到所述组参考输入中的对应参考输入，所述第二组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收所述第二时钟信号；及反馈回路，其基于所述第二组数据锁存器的输出将第一启用信号提供到所述第一组数据锁存器的所述逻辑电路，且基于所述第一组数据锁存器的输出将第二启用信号提供到所述第二组数据锁存器的所述逻辑电路，所述第一组及所述第二组的所述输出包含对应于从所述判决反馈均衡电路输出的先前位的输出。
3、本申请案的又一方面涉及一种操作具有判决反馈均衡电路的设备的方法，其包括：在经耦合到判决反馈均衡电路的第一组数据锁存器的数据输入处接收数据信号，所述第一组中的每一数据锁存器经耦合到一组参考输入中的对应参考输入，所述第一组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收第一时钟信号；在经耦合到所述判决反馈均衡电路的第二组数据锁存器的所述数据输入处接收所述数据信号，所述第二组中的每一数据锁存器经耦合到所述组参考输入中的对应参考输入，所述第二组中的每一数据锁存器由对应逻辑电路耦合，以响应于利用所述对应逻辑电路的启用而接收第二时钟信号；基于所述第二组数据锁存器的输出，将第一启用信号反馈到所述第一组数据锁存器的所述逻辑电路；及基于所述第一组数据锁存器的输出，将第二启用信号反馈到所述第二组数据锁存器的所述逻辑电路，其中所述第一启用信号及所述第二启用信号是基于从所述判决反馈均衡电路输出的先前位。
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1.一种判决反馈均衡DFE电路，其包括：
2.根据权利要求1所述的判决反馈均衡电路，其中所述判决反馈均衡电路具有设置-复位锁存器，以将由所述第一及第二组数据锁存器输出的信号恢复成数字信号。
3.根据权利要求2所述的判决反馈均衡电路，其中由所述第一及第二组数据锁存器输出的所述信号为归零信号。
4.根据权利要求1所述的判决反馈均衡电路，其中所述反馈回路在一个信息单位内提供所述第一启用信号及所述第二启用信号。
5.根据权利要求1所述的判决反馈均衡电路，其中所述第一组数据锁存器及所述第二组数据锁存器中的每一者具有等于2N的大量数据锁存器，其中N为所述判决反馈均衡电路的分接头的数目。
6.根据权利要求5所述的判决反馈均衡电路，其中所述组参考输入为一组2N个参考输入。
7.根据权利要求5所述的判决反馈均衡电路，其中N＝1。
8.根据权利要求1所述的判决反馈均衡电路，其中所述第一组数据锁存器及所述第二组数据锁存器中的每一数据锁存器包含比较器，所述比较器响应于对应数据锁存器的启用而比较所述数据信号与从所述对应参考
9.根据权利要求8所述的判决反馈均衡电路，其中所述参考电压为静态的。
10.根据权利要求8所述的判决反馈均衡电路，其中所述第一组及所述第二组数据锁存器中的不启用的数据锁存器处于高阻抗状态。
11.根据权利要求1所述的判决反馈均衡电路，其中所述组参考输入为具有一个参考输入的一组，所述第一组数据锁存器中的每一数据锁存器具有经耦合到所述一个参考输入以与所述数据信号进行比较的平衡元件，每一数据锁存器中的所述平衡元件与所述第一组数据锁存器中的其它数据锁存器的所述平衡元件不同。
12.一种具有判决反馈均衡电路的数据接收器DQ，其包括：
13.根据权利要求12所述的数据接收器，其中所述第一组数据锁存器及所述第二组数据锁存器中的每一者具有等于2N的大量数据锁存器，其中N为所述判决反馈均衡电路的分接头的数目，且所述组参考输入为一组2N个参考输入。
14.根据权利要求13所述的数据接收器，其中N＝2。
15.根据权利要求14所述的数据接收器，其中到所述第二组数据锁存器的所述逻辑电路的所述第二启用信号为逻辑门的输出，每一逻辑门具有不同输入对，所述输入对具有来自与所述第二组数据锁存器相关联的归零输出的一个输入，及来自与所述第一组数据锁存器的输出相关联的输出的一个输入。
16.一种操作具有判决反馈均衡电路的设备的方法，其包括：
17.根据权利要求16所述的方法，其中所述第一组数据锁存器及所述第二组数据锁存器中的每一者具有四个数据锁存器。
18.根据权利要求17所述的方法，其中反馈第二启用信号包含反馈逻辑门的输出，每一逻辑门具有不同输入对，所述输入对具有来自与所述第二组数据锁存器相关联的归零输出的一个输入，及来自与所述第一组数据锁存器的输出相关联的输出的一个输入。
19.根据权利要求16所述的方法，其中反馈第一启用信号及反馈第二启用信号包含在接收到所述数据信号起一个信息单位内反馈所述第一启用信号及反馈所述第二启用信号。
20.根据权利要求16所述的方法，其中所述第二时钟信号是所述第一时钟信号的互补信号。
...【技术特征摘要】
1.一种判决反馈均衡dfe电路，其包括：
2.根据权利要求1所述的判决反馈均衡电路，其中所述判决反馈均衡电路具有设置-复位锁存器，以将由所述第一及第二组数据锁存器输出的信号恢复成数字信号。
3.根据权利要求2所述的判决反馈均衡电路，其中由所述第一及第二组数据锁存器输出的所述信号为归零信号。
4.根据权利要求1所述的判决反馈均衡电路，其中所述反馈回路在一个信息单位内提供所述第一启用信号及所述第二启用信号。
5.根据权利要求1所述的判决反馈均衡电路，其中所述第一组数据锁存器及所述第二组数据锁存器中的每一者具有等于2n的大量数据锁存器，其中n为所述判决反馈均衡电路的分接头的数目。
6.根据权利要求5所述的判决反馈均衡电路，其中所述组参考输入为一组2n个参考输入。
7.根据权利要求5所述的判决反馈均衡电路，其中n＝1。
8.根据权利要求1所述的判决反馈均衡电路，其中所述第一组数据锁存器及所述第二组数据锁存器中的每一数据锁存器包含比较器，所述比较器响应于对应数据锁存器的启用而比较所述数据信号与从所述对应参考输入到所述对应数据锁存器输入的参考电压。
9.根据权利要求8所述的判决反馈均衡电路，其中所述参考电压为静态的。
10.根据权利要求8所述的判决反馈均衡电路，其中所述第一组及所述第二组数据锁存器中的不启用的数据锁存器处于高阻抗状态。
11.根据权利要求1所述的判决反馈均衡电路，其中所述组参考输入为具有一个参考输入的一组，所述第一组数据锁存器中的每一数据锁存器具有经耦合到所述一个参考输入以与所述数据信号进行比较的...
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