一种适用于ＥＣＣ的双域统一算术运算电路制造技术

本发明专利技术提出了一种适用于ＥＣＣ的双域统一算术运算电路，该电路支持素数域和二元域上的Ｍｏｎｔｇｏｍｅｒｙ乘法和除法，而且不依赖于特殊的有限域参数，灵活通用，适合各种ＥＣＣ应用以及其他应用；工作频率高，性能高，适用于高速应用；具有规整的结构，便于半定制的电路设计，半定制设计可以取得比标准单元设计更好的效果。

【技术实现步骤摘要】

【技术保护点】
一种适用于ＥＣＣ的双域统一算术运算电路，其特征在于，所述算数运算电路具有规则的阵列结构，由四个处理单元依次连接组成，自右至左分别为第０处理单元、第１处理单元、第２处理单元及第３处理单元；每个处理单元处理两位数据，全部八位数据按照从低位到高位的顺序自右至左依次排列；每个处理单元具有相同的内部电路，第０处理单元比其他处理单元增加了用于产生控制信号的电路；所述第０处理单元的输入包括：乘法或除法的第一个操作数的第０位和第１位，除法的第二个操作数的第０位和第１位，乘法的第二个操作数，以及对于素数域ＧＦ（ｐ）而言，表示ｐ的第０位和第１位；或者对于二元域ＧＦ（２ｎ）而言，表示域生成多项式ｐ（ｔ）的第０位和第１位；所述第０处理单元的输出包括：乘法运算结果的第０位和第１位，除法运算结果的第０位和第１位，以及表示计算是否完成的指示信号（ＤＯＮＥ）；所述第１处理单元的输入包括：乘法或除法的第一个操作数的第２位和第３位，除法的第二个操作数的第２位和第３位，以及对于素数域ＧＦ（ｐ）而言，表示ｐ的第２位和第３位；或者对于二元域ＧＦ（２ｎ）而言，表示域生成多项式ｐ（ｔ）的第２位和第３位；所述第１处理单元的输出包括：乘法运算结果的第２位和第３位，除法运算结果的第２位和第３位；所述第２处理单元的输入包括：乘法或除法的第一个操作数的第４位和第５位，除法的第二个操作数的第４位和第５位，以及对于素数域ＧＦ（ｐ）而言，表示ｐ的第４位和第５位；或者对于二元域ＧＦ（２ｎ）而言，表示域生成多项式ｐ（ｔ）的第４位和第５位；所述第２处理单元的输出包括：乘法运算结果的第４位和第５位，除法运算结果的第４位和第５位；所述第３处理单元的输入包括：乘法或除法的第一个操作数的第６位和第７位，除法的第二个操作数的第６位和第７位，以及对于素数域ＧＦ（ｐ）而言，表示ｐ的第６位和第７位；或者对于二元域ＧＦ（２ｎ）而言，表示域生成多项式ｐ（ｔ）的第６位和第７位；所述第３处理单元的输出包括：乘法运算结果的第６位和第７位，除法运算结果的第６位和第７位；所述第０处理单元的输入还包括有限域类型信号、乘法运算使能信号、除法运算使能信号、初始化信号。...

【技术特征摘要】

【专利技术属性】
技术研发人员：白国强，陈刚，陈弘毅，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]