一种实时监测晶体管温度的热表征方法及结构技术

本发明专利技术提供了一种实时监测晶体管温度的热表征方法及结构，属于表征晶体管热效应的监测技术领域。该方法通过在晶体管栅上设置一材料层，材料层与晶体管栅构成Ｐ－Ｎ结，利用Ｐ－Ｎ结的ＩＶ特性测得晶体管器件的温度。本发明专利技术将单个器件与高灵敏度的温控二极管结合，因ＰＮ结位于沟道上方的多晶硅栅上，更真实地接近器件的实际温度，可实时监测器件温度，操作简单。在大规模晶体管阵列中，该结构用于解决实时监控芯片温度和热点分布等问题的同时，可对器件局部区域进行加热，据此分析器件的可靠性和电路失配等问题，除此之外，该结构面积与器件尺寸相当，可集成于芯片。

【技术实现步骤摘要】

本专利技术属于表征晶体管热效应的
，具体涉及一种实时监测晶体管温度的 热表征方法。
技术介绍
随着半导体器件特征尺寸的缩小，器件的集成密度和开关速度的不断提高导致芯 片功耗密度迅速增加。尤其当器件尺寸进入纳米尺度(< IOOnm)时，静态功耗开始变得明 显，而由于温度的升高会导致器件泄漏电流的增加，使得芯片总功耗得到进一步增加。同 时，新材料和新器件结构的引入，如采用SOI材料和应力硅材料以及FinFET和纳米线晶体 管等新器件结构来优化小尺寸器件的电学特性，使得器件产生的热量不能及时耗散，从而 芯片的热效应更加严重。如2006年芯片的功耗密度已经达到了 lOOW/cm2，并预计在几年里 达到 200W/cm2。热效应不仅会引起器件、电路乃至系统性能的退化，还会导致严重的可靠性问题。 对于半导体器件来说，自热效应使得器件沟道载流子迁移率降低、阈值电压变大、饱和速度 减小，进而导致电流的退化。此外，聚集在沟道尤其是漏端的高温会导致时间相关介质击 穿、热载流子效应以及负(正)偏置温度不稳定性等效应更加明显。电流的减小以及连线电 阻随温度的变大导致连线延迟的增长，高温还会引起Al连线发生电迁移。对于电路来说， 模拟电路的受到热效应的影响要大于数字电路，譬如热耦合会引起电流镜的失配等。而高 性能集成电路上的热分布则可能导致时序错误和模块功能的失效。对于热效应来说，温度测量是主要表征手段之一。平时常用的温度传感器主要有 热电偶、热敏电阻和二极管温度传感器这几种。随着器件尺寸的缩小，芯片功率密度越来 越高，尤其对于亚微米乃至纳米尺度范围来说，器件自热效应越来越严重，芯片上热点的出 现以及热分布也越来越明显，单纯将温度传感器整合在芯片上已经不能满足准确表征芯片 性能的需要。因此，将温度测试结构与器件结合在一起来测量单个器件的温度变得愈加重 要。在实际应用中，测量单个器件温度最常用的是利用多晶硅栅电阻、器件沟道亚阈区电流 或亚阈摆幅以及P-N结的方法。对于多晶硅栅电阻测温度的方法来说，由于多晶硅栅不仅 包括沟道上方的部分，还包括多晶硅栅引出用于打孔连接金属互联的部分。而沟道上方多 晶硅的温度(可以近似看成器件的温度)要高于引出端的温度，也就是多晶硅上存在着温 度梯度。所以测多晶硅电阻的方法得到的是多晶硅栅上的平均温度，低估了器件的实际温 度。随着器件尺寸的减小，沟道上方多晶硅栅所占比例进一步减小，测量误差将进一步变 大。对于用沟道亚阈区电流或亚阈摆幅的方法来说，只要测试时间(即栅电压扫描时间) 够短，可以比较准确地测量器件温度，但是这种方法必须打断器件的工作状态，影响电路的 正常工作，无法实时测量器件的温度。Muth等人提出了用漏-体或源-体P-N结电流对数 与正向偏置电压的关系来表征器件温度，但是这种计算会引来测量噪声并且与器件源漏的 工艺相关。此外，对于SOI材料，这种方法并不适用。
技术实现思路
本专利技术的目的是提供一种可实时监测晶体管温度的热表征方法及结构。本专利技术的技术方案如下—种实时监测晶体管的热表征方法，其特征是，在晶体管的栅上设有一材料层，该 材料层与晶体管栅形成P-N结，利用上述P-N结的IV特性测得晶体管器件的温度。具体为， 在材料层上施加一偏置电压，使材料层和栅形成的PN结正偏，测试PN结电流，从而得到对 应的器件温度。同时，在不测量温度时，在材料层上施加一偏置电压，使上述PN结反偏，减 小功耗。一种用于热表征的结构，其特征在于，由晶体管的栅和晶体管栅上材料层构成，该 材料层与晶体管的栅形成P-N结。若材料层和晶体管栅同为多晶硅，通过多晶硅材料层注入的杂质与多晶硅栅杂质 不同，构成P-N结。同时，将上述多晶硅材料层进行刻蚀，形成一与P-N结相连的加热结构；对多晶硅 材料层施加一定电压时将产生焦耳热，该热量通过PN结传递到器件中，从而实现晶体管的 加热。对PN结附近的多晶硅材料层掺杂，其它区域不掺杂，使得用于加热的多晶硅电阻尽量大。本专利技术具体创新之处将单个器件与温度灵敏器结合、且由于采用叠式结构，不改 变器件面积，除此，可通过改进局部工艺，实现晶体管局部加热。本专利技术将具有高灵敏度的温控二极管和晶体管整合于一体。由于PN结位于沟道 上方的多晶硅栅上，与其它位置相比，更真实地接近器件的实际温度；同时，这种结构测试 时只需要直流偏置，操作简单，而且当测试器件温度时，不影响器件正常工作，故能够实现 实时监测器件温度。在大规模晶体管阵列中，该结构还可以用来实时监测芯片温度和热点 分布等问题，可为电路及系统性能的优化设计提供实验依据。另外，该结构可以根据需要对 器件局部区域进行加热，据此分析器件的可靠性和电路失配等问题，并且该加热结构面积 与器件尺寸相当，可集成于芯片。对于这种热表征方法，被测温度的器件的衬底可为SOI 材料，也可为体硅材料，或其它任何衬底材料；该器件可以是普通平面场效应晶体管，也可 以是FinFET结构，或者是硅纳米线场效应晶体管结构等其它一切具有栅控功能的器件结 构。本专利技术具有使用简单灵活操作的特点，能够与CMOS工艺兼容。附图说明图Ia至图Ik为晶体管结构实现工艺流程图；其中，101-氮化硅阻挡层102-多晶硅栅103-n+源、漏104-S0I衬底的二氧化硅埋层105-衬底 106-沟道(S0I顶层硅)107-栅氧108-二氧化硅109-多晶硅材料层110-多晶硅PN结111-金属互联(铜或铝)图2为的本专利技术顶层材料形成加热结构的俯视图I-P-N结；2-加热结构；3-多晶硅材料层的电极；4-栅电极。具体实施例方式下面结合通过实施例对本专利技术作进一步说明，但本专利技术并不限于以下实施例。本专利技术晶体管热表征方法首先用于测试器件的温度，该温度可以是晶体管自加热 的温度，也可以是电路中其它器件或热源耦合到被测器件上的温度。本专利技术可以用于可靠 性分析或器件、电路优化等目的。本专利技术温度测试方法主要包括一个顶层材料层与多晶硅栅形成的PN结。PN结直 接位于器件沟道上方的多晶硅栅上，而PN结电流与温度呈二次方关系增长，因此通过监控 PN结电流可以准确反应器件温度的变化。参考图1，本专利技术的工艺实现主要包括以下步骤(以N型SOI MOSFET为例，仅作为 说明，还可以是其它衬底或结构的器件，不作为本专利技术的限制特征)1)实现常场效应晶体管(类型无限制)，最后一步是刻栅多晶硅，栅上有氮化硅保 护层，如图la。2)淀积二氧化硅，如图lb。3) CMP 二氧化硅，到氮化硅层停止，如图lc。4)去氮化硅，淀积二氧化硅，形成比较平整的二氧化硅，如图Id。5)刻蚀二氧化硅，形成多晶硅栅接触孔，如图le。6)淀积多晶硅层，如图If。7)注入杂质(与多晶硅栅杂质反型，多晶硅栅是P、As时，材料(6)注入的杂质为 P型的B等)并退火，与栅电极形成PN结(测温结构)，如图lg。8)刻蚀顶层多晶硅(如果引入加热结构，改变掩膜版，做成细长条状。此多晶硅材 料层的加热结构面积很小，与器件结构可比拟，为防止V2/R过大，让功率可调，故通过改变 多晶硅材料的L/W，调节电阻大小)，如图lh。9)淀积二氧化硅，如图li。10)刻孔，形成源区、漏区、PN结以及多晶硅栅引出孔(如果引入加热结构，增加两 个引出)，并杂质注入，退火，形成本文档来自技高网...

【技术保护点】
一种实时监测晶体管温度的热表征方法，其特征在于，在晶体管的栅上设有一材料层，该材料层与晶体管栅构成Ｐ－Ｎ结，在材料层上施加一偏置电压，使材料层和栅之间形成的ＰＮ结导通，测试ＰＮ结电流，ＰＮ结电流仅与ＰＮ结处的温度相关，从而得到晶体管器件温度。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄欣，薛守斌，艾玉杰，黄如，
申请(专利权)人：北京大学，
类型：发明
国别省市：11[中国|北京]