一种屏蔽栅沟槽型制造技术

本公开提供了一种屏蔽栅沟槽型

【技术实现步骤摘要】
一种屏蔽栅沟槽型MOSFET的制备方法及屏蔽栅沟槽型MOSFET


[0001]本公开涉及半导体集成电路制造
，尤其涉及一种屏蔽栅沟槽型
MOSFET
的制备方法及屏蔽栅沟槽型
MOSFET。

技术介绍

[0002]为了减少
MOSFET
器件的栅漏寄生电容，优化电场分布，提高器件的击穿电压
。
目前业内可通过具有屏蔽栅结构的
SGT
器件来实现
。
然而该器件工艺流程中存在沟槽深宽比大，多晶硅填充困难的问题，限制了高深宽比屏蔽栅的形成，从而限制了器件耐压性能的进一步提升
。

技术实现思路

[0003]本公开提供了一种屏蔽栅沟槽型
MOSFET
的制备方法及屏蔽栅沟槽型
MOSFET
，以至少解决现有技术中存在的以上技术问题
。
[0004]根据本公开的第一方面，提供了一种屏蔽栅沟槽型
MOSFET
的制备方法，所述方法包括：
[0005]形成位于衬底上的第一外延层；
[0006]形成从所述第一外延层的上表面延伸至其内部的第一沟槽；
[0007]形成位于所述第一沟槽内的源极介质层及源极导体，其中，所述源极介质层包括覆盖在所述第一沟槽的内壁的第一介质层及所述第一沟槽开口处的第二介质层，所述源极导体位于所述源极介质层围绕所述第一沟槽形成的空腔内，且经由所述源极介质层与所述第一外延层隔离；
[0008]形成位于所述第一外延层上的第二外延层，所述第二外延层覆盖所述第二介质层；
[0009]形成从所述第二外延层的上表面延伸至所述第二介质层的第二沟槽，所述第二沟槽暴露所述第二介质层；
[0010]形成位于所述第二沟槽内的栅极介质层及栅极导体，其中，所述栅极介质层覆盖在所述第二沟槽的内表面，以将所述栅极导体与所述第二外延层隔离
。
[0011]在一实施方式中，所述形成位于所述第一沟槽内的源极介质层及源极导体，包括：
[0012]形成覆盖所述第一沟槽的内壁和所述第一外延层的上表面的第一介质层；
[0013]形成覆盖所述第一介质层的表面，并填充在所述第一沟槽内的源极导体；
[0014]去除位于所述第一外延层上方的所述源极导体，保留位于所述第一沟槽内的所述源极导体
。
[0015]在一实施方式中，所述形成位于所述第一沟槽内的源极介质层及源极导体，还包括：
[0016]采用氧化工艺，对所述源极导体的上部进行氧化，以形成位于所述第一沟槽开口处的所述第二介质层；
[0017]去除位于所述第一外延层上方的所述第一介质层，保留位于所述第一沟槽内的所述第一介质层，所述第一介质层与所述第二介质层组合形成所述源极介质层，所述源极介质层对所述源极导体形成包裹
。
[0018]在一实施方式中，所述第二介质层的上表面高于所述第一介质层的上表面
。
[0019]在一实施方式中，所述第二介质层的厚度大于所述第一介质层位于所述第一外延层上表面的部分的厚度
。
[0020]在一实施方式中，所述形成位于所述第二沟槽内的栅极介质层和栅极导体，包括：
[0021]形成覆盖所述第二沟槽的内表面以及所述第二外延层的上表面的栅极介质层；
[0022]形成覆盖所述栅极介质层的表面，并填充所述第二沟槽的栅极导体；
[0023]去除位于所述第二外延层上方的所述栅极介质层和所述栅极导体，保留位于所述第二沟槽内的所述栅极介质层和所述栅极导体
。
[0024]在一实施方式中，所述方法还包括：
[0025]在形成所述栅极导体后，形成位于所述栅极导体两侧的所述第二外延层内的第一掺杂类型的阱区；
[0026]在所述第一掺杂类型的阱区内形成第二掺杂类型的掺杂区
。
[0027]在一实施方式中，所述方法还包括：
[0028]形成覆盖所述第二外延层
、
所述栅极介质层和所述栅极导体的层间介质层；
[0029]形成贯穿所述层间介质层
、
所述第二掺杂类型的掺杂区并延伸至所述第一掺杂类型的阱区内的接触孔；
[0030]在所述接触孔的底部形成第一掺杂类型的掺杂区，其中，所述第一掺杂类型的掺杂区的离子浓度大于所述第一掺杂类型的阱区的离子浓度
。
[0031]在一实施方式中，所述方法还包括：
[0032]在形成所述第一掺杂类型的掺杂区后，形成填充所述接触孔的接触插塞；
[0033]在所述层间介质层上形成金属层，所述金属层与所述接触插塞连接
。
[0034]根据本公开的第二方面，提供了一种屏蔽栅沟槽型
MOSFET
，包括：
[0035]衬底；
[0036]外延层，位于所述衬底第一表面上，所述外延层中具有沟槽；
[0037]介质层，位于所述沟槽中，所述介质层包括外围介质层及第二介质层，所述外围介质层覆盖在所述沟槽内壁，所述第二介质层横向设置于所述沟槽内，以将所述沟槽上下分隔成上腔体与下腔体，所述第二介质层向所述上腔体一侧突出设置；
[0038]源极导体
、
栅极导体，位于所述沟槽内，其中，所述源极导体位于所述下腔体内，所述栅极导体位于所述上腔体内，所述栅极导体暴露在所述沟槽的上部
。
[0039]本公开的一种屏蔽栅沟槽型
MOSFET
的制备方法屏蔽栅沟槽型
MOSFET
，通过将第一外延层内的第一沟槽全部用来形成源极导体，然后再形成一层第二外延层，将第二外延层内的第二沟槽用来形成栅极导体，从而有利于降低单步工艺的深宽比，实现超高深宽比的源极导体
(
也即屏蔽栅
)
，提高器件的耐压性能，并提高了工艺可靠性
。
[0040]应当理解，本部分所描述的内容并非旨在标识本公开的实施例的关键或重要特征，也不用于限制本公开的范围
。
本公开的其它特征将通过以下的说明书而变得容易理解
。
附图说明
[0041]通过参考附图阅读下文的详细描述，本公开示例性实施方式的上述以及其他目的
、
特征和优点将变得易于理解
。
在附图中，以示例性而非限制性的方式示出了本公开的若干实施方式，其中：
[0042]在附图中，相同或对应的标号表示相同或对应的部分
。
[0043]图1示出了本公开实施例提供的屏蔽栅沟槽型
MOSFET
的截面图；
[0044]图
2a
至图
2q
示出了本公开实施例中的屏蔽栅沟槽型
MOSFET
的制备方法的各阶段截面图；其中，
[0045]图
2a
示出了本公开实施例中形成第一外延层和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种屏蔽栅沟槽型
MOSFET
的制备方法，其特征在于，所述方法包括：形成位于衬底上的第一外延层；形成从所述第一外延层的上表面延伸至其内部的第一沟槽；形成位于所述第一沟槽内的源极介质层及源极导体，其中，所述源极介质层包括覆盖在所述第一沟槽的内壁的第一介质层及所述第一沟槽开口处的第二介质层，所述源极导体位于所述源极介质层围绕所述第一沟槽形成的空腔内，且经由所述源极介质层与所述第一外延层隔离；形成位于所述第一外延层上的第二外延层，所述第二外延层覆盖所述第二介质层；形成从所述第二外延层的上表面延伸至所述第二介质层的第二沟槽，所述第二沟槽暴露所述第二介质层；形成位于所述第二沟槽内的栅极介质层及栅极导体，其中，所述栅极介质层覆盖在所述第二沟槽的内表面，以将所述栅极导体与所述第二外延层隔离
。2.
根据权利要求1所述的方法，其特征在于，所述形成位于所述第一沟槽内的源极介质层及源极导体，包括：形成覆盖所述第一沟槽的内壁和所述第一外延层的上表面的第一介质层；形成覆盖所述第一介质层的表面，并填充在所述第一沟槽内的源极导体；去除位于所述第一外延层上方的所述源极导体，保留位于所述第一沟槽内的所述源极导体
。3.
根据权利要求2所述的方法，其特征在于，所述形成位于所述第一沟槽内的源极介质层及源极导体，还包括：采用氧化工艺，对所述源极导体的上部进行氧化，以形成位于所述第一沟槽开口处的所述第二介质层；去除位于所述第一外延层上方的所述第一介质层，保留位于所述第一沟槽内的所述第一介质层，所述第一介质层与所述第二介质层组合形成所述源极介质层，所述源极介质层对所述源极导体形成包裹
。4.
根据权利要求3所述的方法，其特征在于，所述第二介质层的上表面高于所述第一介质层的上表面
。5.
根据权利要求3所述的方法，其特征在于，所述第二介质层的厚度大于所述第一介质层位于所述第一外延层上表面的部分的厚度
。6.
根据权利...

【专利技术属性】
技术研发人员：万鹏，
申请(专利权)人：杭州富芯半导体有限公司，
类型：发明
国别省市：