译码电路及其偏置方法技术

本发明专利技术公开了一种译码电路，包括译码单元

【技术实现步骤摘要】
译码电路及其偏置方法


[0001]本专利技术涉及半导体集成电路领域，特别是涉及一种译码电路
。
本专利技术还涉及一种译码电路的偏置方法
。

技术介绍

[0002]如图1所示，是现有译码电路的电路结构图；如图2所示，是现有译码电路的电路结构图；如图3所示，是现有译码电路所选定的存储单元的结构示意图；现有译码电路包括译码单元
1、
电平移位单元2和驱动单元
3。
[0003]所述译码单元1的电源端连接电源电压
VDD。
[0004]所述译码单元1的输入端连接输入信号，所述译码单元1对所述输入信号进行译码形成第一选择信号，所述第一选择信号的高电平为所述电源电压
VDD。
所述译码单元1为逻辑电路，图2中，所述译码单元1采用一个与门表示，所述输入信号采用信号
A
和信号
B
表示
。
[0005]通常，所述输入信号通常采用地址信号，通过对所述地址信号进行译码，就能得到对应的选择信号即所述第一选择信号来对闪存的存储阵列中对应的存储单元以及存储位进行选定
。
[0006]如图3所示，所述存储单元采用分离栅浮栅
104
器件
。
所述分离栅浮栅
104
器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第二源漏区之间的多个分离的具有浮栅
104
的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构
103
；所述第一栅极结构中具有位于所述浮栅
104
顶部的所述控制栅
105
；各所述浮栅
104
用于存储电荷并对应于所述存储位
。
所述分离栅浮栅
104
器件为双分离栅浮栅
104
器件，所述第一栅极结构的数量为两个，图3中，两个所述第一栅极结构分别用标记
102a
和
102b
表示
。
[0007]在所述存储阵列中，同一行的各所述第一栅极结构的所述控制栅
105
都连接在一起，图3中，所述第一栅极结构
102a
的所述控制栅
105
所连接的控制栅的行线即控制栅线采用
CG0
表示，所述第一栅极结构
102b
的所述控制栅
105
所连接的控制栅的行线采用
CG1
表示
。
[0008]同一行的各所述第二栅极结构
103
都连接在同一字线
WL。
[0009]所述分离栅浮栅
104
器件为
N
型器件，所述第一源漏区和所述第二源漏区都由
N+
区组成
。
图3中，所述第一源漏区会连接到位线
BLa
，所述第二源漏区会连接到位线
BLb。
[0010]P
型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构
103
所覆盖，各所述第一栅极结构和所述第二栅极结构
103
分别控制所覆盖的所述沟道区的区域段
。
[0011]各所述第一栅极结构由隧穿介质层
、
所述浮栅
104、
控制栅介质层和所述控制栅
105
叠加而成
。
[0012]各所述第二栅极结构
103
由字线栅介质层和字线栅叠加而成
。
[0013]所述译码单元1的器件都工作在电源电压
VDD
的电压域
(domain)
中，在读取过程中，所述控制栅
105
上所需要加的电压大于所述电源电压
VDD。
故在所述译码单元1译码完成后，还需要对所述第一选择信号进行电平移位，这是通过采用所述电平移位单元2实现的
。
[0014]所述电平移位单元2的电源端连接控制栅电压
VCG。
[0015]所述电平移位单元2的输入端连接所述第一选择信号，所述电平移位单元2的第一输出端输出第二正相选择信号
ENH
以及第二输出端输出第二反相选择信号
ENHB
，所述第二正相选择信号
ENH
和所述第二反相选择信号
ENHB
互为反相且高电平都为所述控制栅电压
VCG
，所述第二正相选择信号
ENH
和所述第一选择信号反相
。
[0016]所述驱动单元3的电源端也连接所述控制栅电压
VCG。
所述控制栅电压
VCG
通过电荷泵输出实现
。
[0017]所述驱动单元3的输出端连接到对应的控制栅
105
并在所述控制栅
105
上形成控制栅驱动信号
CG
，图1中，所述控制栅驱动信号
CG
也采用
CG
表示，对应于所述控制栅
105
所连接的行线
。
[0018]所述驱动单元3包括第一
NMOS
管
MN1、
第一
PMOS
管
MP1
和第二
NMOS
管
MN2。
[0019]第一
NMOS
管
MN1
的源极连接所述控制栅
105
，所述第一
NMOS
管
MN1
的漏极连接控制栅选择信号
XPCG
，所述第一
NMOS
管
MN1
的栅极连接所述第二反相选择信号
ENHB
；所述控制栅选择信号
XPCG
的高电平为所述控制栅电压
VCG。
[0020]第一
PMOS
管
MP1
的漏极连接所述控制栅
105
，所述第一
PMOS
管
MP1
的源极连接所述控制栅选择信号
XPCG
，所述第一
PMOS
管
MP1
的栅极连接所述第二正相选择信号
ENH。
[0021]所述第二
NMOS
管
MN2
的漏极连接所述控制栅
105
，所述第二
NMOS
管
MN2
的源极接地，所述第二
NMOS
管
MN2
的栅极连接所述第二正相选择信号
ENH。
[0022]图2中，所述第一
NMOS
管
...

【技术保护点】

【技术特征摘要】
1.
一种译码电路，其特征在于：译码电路包括译码单元
、
电平移位单元和驱动单元；所述译码单元的电源端连接电源电压；所述译码单元的输入端连接输入信号，所述译码单元对所述输入信号进行译码形成第一选择信号，所述第一选择信号的高电平为所述电源电压；所述电平移位单元的电源端连接第一控制栅电压；所述电平移位单元的输入端连接所述第一选择信号，所述电平移位单元的第一输出端输出第二正相选择信号以及第二输出端输出第二反相选择信号，所述第二正相选择信号和所述第二反相选择信号互为反相且高电平都为所述第一控制栅电压，所述第二正相选择信号和所述第一选择信号反相；所述驱动单元的电源端连接第二控制栅电压；所述驱动单元的输出端连接到对应的控制栅并在所述控制栅上形成控制栅驱动信号；所述驱动单元包括第一
NMOS
管
、
第一
PMOS
管和第二
NMOS
管；第一
NMOS
管的源极连接所述控制栅，所述第一
NMOS
管的漏极连接控制栅选择信号，所述第一
NMOS
管的栅极连接所述第二反相选择信号；所述控制栅选择信号的高电平为所述第二控制栅电压；第一
PMOS
管的漏极连接所述控制栅，所述第一
PMOS
管的源极连接所述控制栅选择信号，所述第一
PMOS
管的栅极连接所述第二正相选择信号；所述第二
NMOS
管的漏极连接所述控制栅，所述第二
NMOS
管的源极接地，所述第二
NMOS
管的栅极连接所述第二正相选择信号；读取时，选定位对应的所述控制栅的所述控制栅驱动信号从高电平翻转为低电平，所述第一控制栅电压大于所述第二控制栅电压，通过提高所述第一控制栅电压来来提高所述控制栅驱动信号的下降速度并从而提高读取速度
。2.
如权利要求1所述的译码电路，其特征在于：所述电平移位单元包括：第三
NMOS
管
、
第四
NMOS
管
、
第二
PMOS
管和第三
PMOS
管；所述第二
PMOS
管的源极以及所述第三
PMOS
管的源极都连接所述第一控制栅电压；所述第二
PMOS
管的栅极
、
所述第四
NMOS
管的漏极以及所述第三
PMOS
管的漏极连接在一起并输出所述第二反相选择信号；所述第三
PMOS
管的栅极
、
所述第三
NMOS
管的漏极以及所述第二
PMOS
管的漏极连接在一起并输出所述第二正相选择信号；所述第三
NMOS
管的源极和所述第四
NMOS
管的源极都接地；所述第三
NMOS
管的栅极连接所述第一选择信号，所述第四
NMOS
管的栅极连接所述第一选择信号的反相信号
。3.
如权利要求2所述的译码电路，其特征在于：所述电平移位单元还包括：第一反相器；所述第一反相器的输入端连接所述第一选择信号，所述第一反相器的输出端输出所述第一选择信号的反相信号并连接到所述第四
NMOS
管的栅极
。4.
如权利要求1所述的译码电路，其特征在于：所述选定位为闪存的存储阵列中对应的存储单元的存储位；所述存储单元采用分离栅浮栅器件；所述分离栅浮栅器件包括：第一源漏区和第二源漏区，位于所述第一源漏区和所述第
二源漏区之间的多个分离的具有浮栅的第一栅极结构，位于所述第一栅极结构之间的第二栅极结构；所述第一栅极结构中具有位于所述浮栅顶部的所述控制栅；各所述浮栅用于存储电荷并对应于所述存储位；在所述存储阵列中，同一行的各所述第一栅极结构的所述控制栅都连接在一起；同一行的各所述第二栅极结构都连接在同一字线
。5.
如权利要求4所述的译码电路，其特征在于：所述分离栅浮栅器件为双分离栅浮栅器件，所述第一栅极结构的数量为两个
。6.
如权利要求4所述的译码电路，其特征在于：所述分离栅浮栅器件为
N
型器件，所述第一源漏区和所述第二源漏区都由
N+
区组成；
P
型掺杂的沟道区位于所述第一源漏区和所述第二源漏区之间且被各所述第一栅极结构和所述第二栅极结构所覆盖，各所述第一栅极结构和所述第二栅极结构分别控制所覆盖的所述沟道区的区域段
。7.
如权利要求4所述的译码电路，其特征在于：各所述第一栅极结构由隧穿介质层
、
所述浮栅
、
控制栅介质层和所述控制栅叠加而成；各所述第二栅极结构由字线栅介质层和字线栅叠加而成
。8.
一种译码电路的偏置方法，其特征在于：译码电路包括译码单元
、
电...

【专利技术属性】
技术研发人员：杨光军，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：