芯片测试用高密度收发测试线路及测试线路板制造技术

本发明专利技术涉及芯片测试领域，具体涉及一种芯片测试用高密度收发测试线路及测试线路板，收发测试线路布局在线路板上，该收发测试线路包括多个差分通道组，每个差分通道组包括一路高速差分通道和两路低速差分通道；其中，在每个差分通道组中：高速差分通道用于通过其电容

【技术实现步骤摘要】
芯片测试用高密度收发测试线路及测试线路板


[0001]本专利技术涉及芯片测试领域，具体涉及一种芯片测试用高密度收发测试线路及测试线路板
。

技术介绍

[0002]ATE Load Board
（
Automatic Test Equipment Load Board
）板是半导体芯片测试中设计用作自动测试设备 (ATE) 和被测设备 (DUT) 之间“接口”电路的线路板，作为一种芯片测试的特殊线路板，一般很厚（
3mm
以上）并且在
20
层以上
。
随着电子技术发展，信号速率越来越高，为保证信号完整性等要求，需要运用环回差分测试方法来确定待测芯片3发射器
、
接收器和内部逻辑连接是否正常
。
环回差分测试是决定芯片是否正常运行或是确定内部网络中失效节点的一种测试方式
。
其中环回差分测试线路（高速差分通道1）原理图如图1所示，左侧为待测芯片3，右侧为测试机
4。
[0003]目前的高端半导体芯片功能越来越强，性能越来越高，测试需求越来越多
。
比如目前比较高级的
SOC
芯片，通常都会用如图2所示的高速差分通道1设计和线路板布局来进行测试
。
随着芯片性能和测试要求的发展，当前面临的问题是： 多芯片并行测试要求越来越多，芯片管脚数量大幅增加，芯片管脚的性能指标大幅增加，更多的元器件需要放置，但相同测试机台对应的线路板的空间不能够增大，线路板的多层数
、
高厚度
、
同时多待测芯片测试对线路设计和性能影响很大
。
[0004]以上问题都造成在芯片需要进行环回差分测试线路设计和测试时难度大大提升，如果环回差分测试线路设计错误或者性能不佳，都会造成芯片测试效率低甚至测试失败
。

技术实现思路

[0005]本专利技术要解决的技术问题是克服现有技术的缺陷，提供一种芯片测试用高密度收发测试线路，它优化了线路布局，缩小了线路布局面积，提高了线路板空间利用率，使环回差分测试线路距离待测芯片更近，缩短环回差分测试线路的信号线长度，同时优化了信号的插损性能
。
[0006]为了解决上述技术问题，本专利技术的技术方案是：一种芯片测试用高密度收发测试线路，布局在线路板上，该收发测试线路包括多个差分通道组，每个差分通道组包括一路高速差分通道和两路低速差分通道；其中，在每个差分通道组中：所述高速差分通道用于通过其电容
Cap
将待测芯片一发射端发出的差分信号返回所述待测芯片的一接收端；两路低速差分通道分别用于通过其串联的磁珠
FB
和电感
L
在所述一发射端和测试机之间及测试机和所述一接收端之间传输差分信号；所述高速差分通道的电容
Cap
和两路低速差分通道的磁珠
FB、
电感
L
共同呈一字形布置
。
[0007]进一步，每个差分通道组中，两路低速差分通道的元器件分布于所述高速差分通
道的元器件的两侧；其中，所述电容
Cap、
所述磁珠
FB
和所述电感
L
统称为元器件
。
[0008]进一步为了更好地控制信号过孔的阻抗，所述电容
Cap
每个端部均配置有信号过孔，每个信号过孔侧配置有至少两个伴随地孔，所述至少两个伴随地孔位于所述差分通道组外侧，并分布在以所述信号过孔中心为圆心的圆弧上
。
[0009]进一步，信号过孔外侧所有允许作为伴随地孔圆心的点形成圆弧段，每个信号过孔配置有两个伴随地孔，所述伴随地孔的圆心位于所述圆弧段的端点
。
[0010]进一步为了优化性能，所述信号过孔的孔径为
0.25mm
，所述信号过孔所在焊盘的直径为
0.45mm
；所述伴随地孔的孔径为
0.25mm
，所述伴随地孔所在焊盘的直径为
0.5mm
；每个伴随地孔与其所对应的信号过孔之间的距离为
0.93mm。
[0011]进一步，每路高速差分通道的一组差分信号内两个信号过孔之间的距离为
1mm。
[0012]进一步，所述线路板的层数
≤80
层
。
[0013]进一步为了使得差分通道组的元器件更紧凑，每个元器件的两个元器件焊盘沿所述一字形排列，且在所述一字形排列的方向上任两个相邻元器件的元器件焊盘接触设置
。
[0014]进一步为了优化性能，所述电容
Cap
的元器件焊盘的尺寸为
0.6mmx0.5mm。
[0015]本专利技术还提供了一种芯片测试用测试线路板，布局有芯片测试用高密度收发测试线路
。
[0016]采用上述技术方案后，本专利技术的每个差分通道组中，高速差分通道的元器件和低速差分通道的元器件共同形成一字形布局，元器件布局占用的面积更小，使得测试线路板中，更多的元器件距离待测芯片更近，待测芯片与更多元器件之间的连线更短，较紧凑的元器件布局使得线路板上的空间利用率更高，并且，在相同元器件数量
、
相同可用空间的前提下，缩短环回差分测试线路的信号线长度，从而可以优化插损性能，并且，一字形布局还更容易将数量较多的环回差分测试线路同时靠近待测芯片放置，还使得每个信号过孔能够配置至少两个伴随地孔，使得线路板的性能得到优化，可以满足更高性能要求
、
一次测试更多待测芯片的芯片测试要求，提高测试效率，降低单颗待测芯片的测试成本
。
附图说明
[0017]图1为收发测试线路的线路原理图；图2为传统收发测试线路在线路板上的布局图；图3为本专利技术的芯片测试用高密度收发测试线路在线路板上的布局图；图4为本专利技术的高速差分通道的其中两个信号过孔与其对应的四个伴随地孔的设计图；图5为本专利技术的芯片测试用高密度收发测试线路的环回测试线路的
Return Loss (
回损
)
仿真数据图；图6为本专利技术的差分通道组的元器件采用一字形布置后
40
层线路板和
80
层线路板的性能对比图；图7为本专利技术的电容焊盘优化前后的性能对比图；图8为实际案例为
4500pin(
插脚
)
大型芯片图；图9为采用传统线路布局在线路板放置
68
个环回差分线路所占空间图；
图
10
为采用本专利技术中的线路布局在线路板放置
68
个环回差分线路所占空间图；图
11
为图9和图
10
中的
68
个环回差分线路所占空间对比图；图
12
为图9和图
10
中的
68
个环回本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种芯片测试用高密度收发测试线路，布局在线路板上，其特征在于，该收发测试线路包括多个差分通道组，每个差分通道组包括一路高速差分通道（1）和两路低速差分通道（2）；其中，在每个差分通道组中：所述高速差分通道（1）用于通过其电容
Cap
将待测芯片（3）一发射端发出的差分信号返回所述待测芯片（3）的一接收端；两路低速差分通道（2）分别用于通过其串联的磁珠
FB
和电感
L
在所述一发射端和测试机（4）之间及测试机（4）和所述一接收端之间传输差分信号；所述高速差分通道（1）的电容
Cap
和两路低速差分通道（2）的磁珠
FB、
电感
L
共同呈一字形布置
。2.
根据权利要求1所述的芯片测试用高密度收发测试线路，其特征在于，每个差分通道组中，两路低速差分通道（2）的元器件分布于所述高速差分通道（1）的元器件的两侧；其中，所述电容
Cap、
所述磁珠
FB
和所述电感
L
统称为元器件
。3.
根据权利要求1所述的芯片测试用高密度收发测试线路，其特征在于，所述电容
Cap
每个端部均配置有信号过孔（5），每个信号过孔（5）侧配置有至少两个伴随地孔（6），所述至少两个伴随地孔（6）位于所述差分通道组外侧，并分布在以所述信号过孔（5）中心为圆心的圆弧上
。4.
根据权利要求3所述的芯片测试用高密度收发测试线路，其特征在于，信号过孔（...

【专利技术属性】
技术研发人员：周刚，杨阳，张卓，孙志武，
申请(专利权)人：零壹半导体技术常州有限公司，
类型：发明
国别省市：