一种ＣＬＢ总线内用于写操作的装置，该装置包括：微处理器，ＣＬＢ总线，用于供微处理器访问的设备；所述ＣＬＢ总线与设备之间设有用于锁存读／写操作指令和数据的命令缓冲器，此命令缓冲器内设有第一级命令存储单元，此第一级命令存储单元包括：用于标识第一级命令存储单元是否存有等待被执行信息的第一命令有效位，用于标识访问属性的第一标志存储区、控制操作数据位宽的第一位宽存储区、用于存储访问地址的第一地址存储区、用于存储数据的第一数据储存区。本发明专利技术使得微处理器不必等待慢速设备写操作完成，即可进行后续总线操作，从而提高了系统的效率。
【技术实现步骤摘要】
本专利技术涉及集成电路
，尤其涉及一种CLB总线内用于写操作的装置。
技术介绍
在OCORE系统中，OCORE微处理器通过CLB (C-Core Local Bus)总线对设备进 行读写操作，CLB(C-Core Local Bus)总线是本申请人在摩托罗拉公司半导体重用标准的 基础上进行了改进和优化而来的开放总线。现有技术中对设备进行读写操作最快可以在2 个时钟周期完成。现有的OCORE微处理器与外部设备的连接图如附图三所示，不管设备速度快慢， 都直接连接到CLB总线上。这样，快速的设备(比如寄存器)可以在一个时钟周期内响应 C*C0RE微处理器的读写访问，但是慢速的设备无法在一个时钟周期内完成CCORE的读写操 作，所以需要等待周期即在操作中插入足够数量的等待周期。本文通过简单的控制，可以实 现减少或消除CCORE对慢速设备进行写操作中的等待周期，以提高系统的效率。对于慢速 设备的写操作，现有技术的做法就是在操作中插入足够数量的等待周期，直到设备返回应 答信号为止，如附图二所示，这样做的问题是C*C0RE微处理器在等待周期中不能再进行其 它的总线操作，效率低下。因此，如何开发减少C*C0RE微处理器的等待时间，以提高系统资源利用率成为本 领域技术人员努力的方向。
技术实现思路
本专利技术目的是提供一种CLB总线内用于写操作的装置，该装置使得OCORE微处理 器不必等待慢速设备写操作完成，即可进行后续总线操作，从而提高了系统的效率。为达到上述目的，本专利技术采用的技术方案是一种CLB总线内用于写操作的装置， 该装置包括微处理器，该微处理器按照CLB总线协议向系统内设备发送信息；CLB总线，用于按照CLB总线协议在微处理器与设备之间传输信息；用于供微处理器访问的设备；所述CLB总线与设备之间设有用于锁存读/写操作指令和数据的命令缓冲器，此 命令缓冲器内设有第一级命令存储单元，此第一级命令存储单元包括用于标识第一级命 令存储单元内是否存有等待被执行信息的第一命令有效位、用于标识访问属性的第一标志 存储区、控制操作数据位宽的第一位宽存储区、用于存储访问地址的第一地址存储区、用于 存储写数据的第一数据储存区； 此命令缓冲器被配置如下 当总线读或写操作信号处于写操作状态电平，微处理器此次访问为写操作，将总 线读或写操作信号、总线操作数据位宽信号和总线操作地址信号分别存入第一标志存储 区、第一位宽存储区和第一地址存储区，4将第一命令有效位置为有效，同时，将总线写操作数据存入第一数据储存区，且命 令缓冲器向所述微处理器和设备分别发送有效的总线操作应答信号和总线读或写操作信 号，微处理器接收到总线操作应答信号后，微处理器结束本次写操作，命令缓冲器继 续控制对设备的写操作，当命令缓冲器接收到来自设备返回的应答信号，命令缓冲器结束本次对设备进行 的写操作；当总线读或写操作信号处于读操作状态电平，微处理器此次访问为读操作，将总 线读或写操作信号、总线操作数据位宽信号和总线操作地址信号分别存入第一标志存储 区、第一位宽存储区和第一地址存储区，将第一命令有效位置为有效，同时，且命令缓冲器向所述设备发送总线读或写操 作信号、总线操作数据位宽信号和总线操作地址信号，微处理器等待本次读操作的应答信 号，当设备向命令缓冲器返回应答信号，此次读操作完成，命令缓冲器向微处理器发 送总线操作应答信号，微处理器接收到总线操作应答信号后结束本次对设备进行的读操 作。上述技术方案中的有关内容解释如下1、上述方案中，所述命令缓冲器内还设有第二级命令存储单元，此第二级命令存 储单元包括用于标识第二级命令存储单元是否存有等待被执行信息的第二命令有效位， 用于标识访问属性的第二标志存储区、控制操作数据位宽的第二位宽存储区、用于存储访 问地址的第二地址存储区、用于存储写数据的第二数据储存区；此命令缓冲器还被配置为，当命令缓冲器对设备进行写操作即第一命令有效位有 效且微处理器接收到总线操作应答信号后，将来自所述微处理器的新总线读或写操作信 号、新总线操作数据位宽信号和新总线操作地址信号分别存入第二标志存储区、第二位宽 存储区和第二地址存储区；当所述写操作访问结束即命令缓冲器接收到设备返回的应答信号，此时第一命令 有效位无效，再将第二级命令存储单元内相应的信息复制到第一级命令存储单元相应的区 域内，同时第一命令有效位置为有效，第二命令有效位置为无效。2、上述方案中，所述命令缓冲器采用二级深度的先进先出存储队列。由于上述技术方案运用，本专利技术与现有技术相比，本专利技术通过增加简单的控制，使 得微处理器不必等待慢速设备写操作完成，从而可以立即进行后续的总线操作，提高了系 统的效率。其次，通过增加第二级命令存储单元，使得在写操作过程中可进行下次读或写操 作，从而提高了系统资源整理利用率。附图说明附图1为无慢速设备的CLB总线写操作示意图；附图2为有慢速设备的CLB总线写操作示意图；附图3为现有的OCORE微处理器与外设连接示意图；附图4为具有命令缓冲器的OCORE微处理器与外设连接示意图。具体实施例方式下面结合附图及实施例对本专利技术作进一步描述实施例一种CLB总线内用于写操作的装置，该装置包括OCORE微处理器，该微处理器按照CLB总线协议向系统内设备发送信息；CLB总线，用于按照CLB总线协议在C*C0RE微处理器与设备之间传输信息；用于供OCORE微处理器访问的设备；所述CLB总线与设备之间设有用于锁存读/写操作指令和数据的命令缓冲器，所 述命令缓冲器采用二级深度的先进先出存储队列，此命令缓冲器内设有第一级命令存储单 元，此第一级命令存储单元包括用于标识第一级命令存储单元内是否存有等待被执行信 息的第一命令有效位V1、用于标识访问属性的第一标志存储区RW1、控制操作数据位宽的第 一位宽存储区SZ1、用于存储访问地址的第一地址存储区A1、用于存储写数据的第一数据储 存区D1 ；所述命令缓冲器内还设有第二级命令存储单元，此第二级命令存储单元包括用于 标识第二级命令存储单元是否存有等待被执行信息的第二命令有效位V2，用于标识访问属 性的第二标志存储区RW2、控制操作数据位宽的第二位宽存储区SZ2、用于存储访问地址的 第二地址存储区A2、用于存储写数据的第二数据储存区D2 ；此命令缓冲器被配置如下当总线读或写操作信号p_rw_b处于写操作状态电平，C*C0RE微处理器此次访问 为写操作，将总线读或写操作信号P_rw_b、总线操作数据位宽信号p_tsiZ和总线操 作地址信号p_addr分别存入第一标志存储区RW1、第一位宽存储区SZ1和第一地址 存储区A1,将第一命令有效位V1置为有效，同时，将总线写操作数据p_data_OUt存入 第一数据储存区D1,且命令缓冲器向所述C*C0RE微处理器和设备分别发送有效的总线操作 应答信号P_ta_b和总线读或写操作信号p_rw_b，OCORE微处理器接收到总线操作应答信号p_ta_b后，OCORE微处理器结束本次 写操作，命令缓冲器继续控制对设备的写操作，当命令缓冲器接收到来自设备返回的应答信号，命令缓冲器结束本次对设备进行 的写操作；当总线读或写操作信号p_rw_b处于读操作状态电平，C*C0RE微处理器此次访问 为读操作，将本文档来自技高网...
【技术保护点】
一种ＣＬＢ总线内用于写操作的装置，该装置包括：微处理器，该微处理器按照ＣＬＢ总线协议向系统内设备发送信息；ＣＬＢ总线，用于按照ＣＬＢ总线协议在微处理器与设备之间传输信息；用于供微处理器访问的设备；其特征在于：所述ＣＬＢ总线与设备之间设有用于锁存读／写操作指令和数据的命令缓冲器，此命令缓冲器内设有第一级命令存储单元，此第一级命令存储单元包括：用于标识第一级命令存储单元内是否存有需要被执行信息的第一命令有效位（Ｖ↓［１］）、用于标识访问属性的第一标志存储区（ＲＷ↓［１］）、控制操作数据位宽的第一位宽存储区（ＳＺ↓［１］）、用于存储访问地址的第一地址存储区（Ａ↓［１］）、用于存储写数据的第一数据储存区（Ｄ↓［１］）；此命令缓冲器被配置如下：当总线读或写操作信号（ｐ＿ｒｗ＿ｂ）处于写操作状态电平，微处理器此次访问为写操作，将总线读或写操作信号（ｐ＿ｒｗ＿ｂ）、总线操作数据位宽信号（ｐ＿ｔｓｉｚ［１：０］）和总线操作地址信号（ｐ＿ａｄｄｒ［３１：０］）分别存入第一标志存储区（ＲＷ↓［１］）、第一位宽存储区（ＳＺ↓［１］）和第一地址存储区（Ａ↓［１］），将第一命令有效位（Ｖ↓［１］）置为有效，同时，将总线写操作数据（ｐ＿ｄａｔａ＿ｏｕｔ［３１：０］）存入第一数据储存区（Ｄ↓［１］），且命令缓冲器向所述微处理器和设备分别发送有效的总线操作应答信号（ｐ＿ｔａ＿ｂ）和总线读或写操作信号（ｐ＿ｒｗ＿ｂ），微处理器接收到总线操作应答信号（ｐ＿ｔａ＿ｂ）后，微处理器结束本次写操作，命令缓冲器继续控制对设备的写操作，当命令缓冲器接收到来自设备返回的应答信号，命令缓冲器结束本次对设备进行的写操作；当总线读或写操作信号（ｐ＿ｒｗ＿ｂ）处于读操作状态电平，微处理器此次访问为读操作，将总线读或写操作信号（ｐ＿ｒｗ＿ｂ）、总线操作数据位宽信号（ｐ＿ｔｓｉｚ［１：０］）和总线操作地址信号（ｐ＿ａｄｄｒ［３１：０］）分别存入第一标志存储区（ＲＷ↓［１］）、第一位宽存储区（ＳＺ↓［１］）和第一地址存储区（Ａ↓［１］），将第一命令有效位（Ｖ↓［１］）置为有效，同时，且命令缓冲器向所述设备发送总线读或写操作信号（ｐ＿ｒｗ＿ｂ）、总线操作数据位宽信号（ｐ＿ｔｓｉｚ［１：０］）和总线操作地址信号（ｐ＿ａｄｄｒ［３１：０］），微处理器等待本次读操作的应答信号，当设备向命令缓冲器返回应答信号，此次读操作完成，命令缓冲器向微处理器发送总线操作应答信号（ｐ＿ｔａ＿ｂ）...
【技术特征摘要】
【专利技术属性】
技术研发人员：林峰，
申请(专利权)人：苏州国芯科技有限公司，
类型：发明
国别省市：32[中国|江苏]
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