时钟电路及其驱动方法技术

本公开提供一种时钟电路及其驱动方法

【技术实现步骤摘要】
时钟电路及其驱动方法、电子设备


[0001]本公开涉及集成电路
，尤其涉及一种时钟电路及其驱动方法
、
电子设备
。

技术介绍

[0002]随着电子技术的不断发展，集成电路内部的时钟电路也越来越复杂
。
时钟电路能够向集成电路内各个器件提供协调工作的延时信号，从而整合各个器件的工作以实现集成电路整体的功能
。
[0003]目前，亟需一种能够灵活调节延时信号的数量的时钟电路
。

技术实现思路

[0004]本公开一些实施例的目的在于提供一种时钟电路及其驱动方法
、
电子设备，能够提供延时信号的数量可调的时钟电路
。
[0005]为达到上述目的，本公开一些实施例提供了如下技术方案：
[0006]一方面，提供了一种时钟电路
。
时钟电路包括延时子电路
、
时钟选择子电路和相位锁定子电路
。
延时子电路，接收参考信号，输出相较于所述参考信号具有1倍相位调整量至
N
倍相位调整量的
N
个延时信号；所述
N≥2
，且为整数
。
时钟选择子电路，与所述延时子电路耦接，以获取所述
N
个延时信号，从所述
N
个延时信号中选择目标延时信号并输出；所述目标延时信号为具有
2M
倍相位调整量的延时信号，所述
N≥
所述
2M≥2/>，所述
M
为整数
。
相位锁定子电路，与所述时钟选择子电路和所述延时子电路耦接；所述相位锁定子电路被配置为基于所述目标延时信号和所述参考信号，调整所述相位调整量，以使所述目标延时信号的相位与所述参考信号的相位一致
。
所述时钟选择子电路，还被配置为在所述目标延时信号的相位与所述参考信号的相位一致的情况下，输出至少包括具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号
。
[0007]在一些实施例中，时钟电路还包括倍频逻辑子电路
。
倍频逻辑子电路与所述时钟选择子电路耦接，以获取所述具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号
。
所述倍频逻辑子电路，被配置为基于所述具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号，生成倍频信号；所述倍频信号的频率为所述参考信号的频率的
M
倍
。
[0008]在一些实施例中，所述倍频逻辑子电路包括上升沿确定单元
、
下降沿确定单元和信号生成单元
。
上升沿确定单元与所述时钟选择子电路耦接；所述上升沿确定单元被配置为，将所述具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号中，具有奇数倍相位调整量的
M
个延时信号的上升沿确定为
M
个周期的上升沿
。
下降沿确定单元与所述时钟选择子电路耦接；所述下降沿确定单元被配置为，将所述具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号中，具有偶数倍相位调整量的
M
个延时信号的上升沿确定为
M
个周期的下降沿
。
信号生成单元分别与所述上升沿确定单元和所述下降沿确定单元耦接；所述信号生成单元被配置为，在所述参考信号的一个周期内生成
M
个周期的倍频信号，所述
M
个周期的倍频信号包括所述
M
个周期的上升沿和所述
M
个周期的下降沿
。
[0009]在一些实施例中，时钟电路还包括：倍数编辑器
。
该倍数编辑器与所述时钟选择子电路和所述倍频逻辑子电路耦接
。
所述倍频编辑器被配置为，在所述时钟选择子电路和所述倍频逻辑子电路中，同步调整所述
M
的数值
。
[0010]在一些实施例中，所述延时子电路包括
N
个延时单元
。
所述
N
个延时单元依次串联；每个延时单元均各自对其输入端接收到信号进行1倍延时量的相位延时，并输出延时后的延时信号
。
[0011]又一方面，提供了一种时钟电路的驱动方法
。
驱动方法应用于如上任一项实施例所述的时钟电路
。
所述驱动方法，包括：利用所述延时子电路接收参考信号，输出相较于所述参考信号具有1倍相位调整量至
N
倍相位调整量的
N
个延时信号
。
通过所述时钟选择子电路获取所述
N
个延时信号，从所述
N
个延时信号中选择目标延时信号并输出
。
利用所述相位锁定子电路基于所述目标延时信号和所述参考信号，调整所述相位调整量，以使所述目标延时信号的相位与所述参考信号的相位一致
。
在所述目标延时信号的相位与所述参考信号的相位一致的情况下，通过所述时钟选择子电路输出至少包括具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号
。
[0012]在一些实施例中，时钟电路包括倍频逻辑子电路
。
所述方法还包括：利用所述倍频逻辑子电路获取并基于所述具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号，生成倍频信号；所述倍频信号的频率为所述参考信号的频率的
M
倍
。
[0013]在一些实施例中，所述基于所述具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号，生成倍频信号，包括：将所述具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号中，具有奇数倍相位调整量的
M
个延时信号的上升沿确定为
M
个周期的上升沿
。
将所述具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号中，具有偶数倍相位调整量的
M
个延时信号的上升沿确定为
M
个周期的下降沿
。
在所述参考信号的一个周期内生成
M
个周期的倍频信号，所述
M
个周期的倍频信号包括所述
M
个周期的上升沿和所述
M
个周期的下降沿
。
[0014]在一些实施例中，时钟电路包括倍数编辑器
。
利用所述倍数编辑器在所述时钟选择子电路和本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种时钟电路，其特征在于，包括：延时子电路，接收参考信号，输出相较于所述参考信号具有1倍相位调整量至
N
倍相位调整量的
N
个延时信号；所述
N≥2
，且为整数；时钟选择子电路，与所述延时子电路耦接，以获取所述
N
个延时信号，从所述
N
个延时信号中选择目标延时信号并输出；所述目标延时信号为相较于所述参考信号具有
2M
倍相位调整量的延时信号，所述
N≥
所述
2M≥2
，所述
M
为整数；相位锁定子电路，与所述时钟选择子电路和所述延时子电路耦接；所述相位锁定子电路被配置为基于所述目标延时信号和所述参考信号，调整所述相位调整量，以使所述目标延时信号的相位与所述参考信号的相位一致；所述时钟选择子电路，还被配置为在所述目标延时信号的相位与所述参考信号的相位一致的情况下，输出至少包括相较于所述参考信号具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号
。2.
根据权利要求1所述的时钟电路，其特征在于，还包括：倍频逻辑子电路，与所述时钟选择子电路耦接，以获取所述具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号；所述倍频逻辑子电路，被配置为基于所述具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号，生成倍频信号；所述倍频信号的频率为所述参考信号的频率的
M
倍
。3.
根据权利要求2所述的时钟电路，其特征在于，所述倍频逻辑子电路包括：上升沿确定单元，与所述时钟选择子电路耦接；所述上升沿确定单元被配置为，将所述具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号中，具有奇数倍相位调整量的
M
个延时信号的上升沿确定为
M
个周期的上升沿；下降沿确定单元，与所述时钟选择子电路耦接；所述下降沿确定单元被配置为，将所述具有1倍相位调整量至
2M
倍相位调整量的
2M
个延时信号中，具有偶数倍相位调整量的
M
个延时信号的上升沿确定为
M
个周期的下降沿；信号生成单元，分别与所述上升沿确定单元和所述下降沿确定单元耦接；所述信号生成单元被配置为，在所述参考信号的一个周期内生成
M
个周期的倍频信号，所述
M
个周期的倍频信号包括所述
M
个周期的上升沿和所述
M
个周期的下降沿
。4.
根据权利要求2或3所述的时钟电路，其特征在于，还包括：倍数编辑器，与所述时钟选择子电路和所述倍频逻辑子电路耦接；所述倍频编辑器被配置为，在所述时钟选择子电路和所述倍频逻辑子电路中，同步调整所述
M
的数值
。5.
根据权利要求1所述的时钟电路，其特征在于，所述延时子电路包括：
N
个延时单元，所述
N
个延时单元依次串联；每个延时单元均各自对其输入端接收到信号进行1倍延时量的相位延时，并输出延时后的延时信号
。6.
一种时钟电路的驱动方法，其特征在于，应用于如权利要求1～5中任一项所述的时钟电路；所述驱动方法，包括：利用所述延时子电路接收参考信号，输出相较于所述参考信号具有1倍相位调整量至
N
倍相位调整量的
N
个延时信号；通过所述时钟选择子电路获取所述
N
个延时信号，从所述

【专利技术属性】
技术研发人员：宋政奇，
申请(专利权)人：杭州海康威视数字技术股份有限公司，
类型：发明
国别省市：