本发明专利技术公开一种静态随机存取存储器，包含：用于控制该静态随机存取存储器的写控制电路模块；藕接于该写控制电路模块并与该写控制电路模块藕接形成第一储存节点的第一反向电路；连接于一电压源与该互补电压源之间的第二反向电路；以及藕接至一读字线与一读位线并与该第一反向电路以及该第二反向电路共同藕接形成第二储存节点的读出缓冲电路；本发明专利技术通过利用读出缓冲电路对该读位线和该第二储存节点进行隔离，并通过该写控制电路模块对该静态随机存取存储器写入信息的状态进行控制，解决了现有技术中存在的读干扰问题。
【技术实现步骤摘要】
本专利技术关于一种半导体内存装置，特别是关于一种可以消除读干扰的静态随机存 取存储器。
技术介绍
静态随机存取存储器(SRAM)常被用于计算机系统中暂时存储数据。只要持续有 电源提供，SRAM可保持其存储状态而不需要任何数据更新的操作。SRAM装置包括由“单元” 组成的阵列，每个单元可存储一 “位”数据。典型的SRAM单元可包括两个交叉藕接的反相 器以及藕接反相器至两条互补位线的两个存取晶体管。两个存取晶体管是由字线控制以选 择读或写操作所需的单元。在读取操作时，存取晶体管导通，以允许保留在交叉藕接的反相 器的储存节点的电荷可通过位线与互补位线读取。在写入操作时，存取晶体管导通并且位 线或互补位线的电压提高至一定程度的电压水平，以决定单元的存储状态。图1为传统的六晶体管静态随机存取存储器的结构图。图1中，传统的六晶体管 静态随机存取存储器包括PM0S晶体管P1与P2，以及NM0S晶体管Nl、N2、N3与N4。PM0S 晶体管P2的漏极藕接至NM0S晶体管N2的漏极，PM0S晶体管P1的漏极藕接至NM0S晶体 管附的漏极，NM0S晶体管N2与附的源极藕接至一互补电压源，如接地或Vss，PM0S晶体 管P2的栅极与NM0S晶体管N2的栅极藕接至一储存节点VI，储存节点VI还藕接至PM0S晶 体管P1与NM0S晶体管m的漏极，PM0S晶体管P1的栅极与NM0S晶体管m的栅极藕接至 一储存节点V2，该储存节点V2还藕接至PM0S晶体管P2与NM0S晶体管N2的漏极，NM0S晶 体管N3藕接储存节点VI至一位线BL，NM0S晶体管N4藕接储存节点V2至一互补位线/BL， NM0S晶体管N3与N4的栅极都由一字线WL控制。在读取SRAM内信息的时候，字线WL为高 电压，NM0S晶体管N3导通，储存节点VI的电压信息被传送至位线BL，同时NM0S晶体管N4 也导通，储存节点V2的电压信息被传送至互补位线/BL，NM0S晶体管N3和N4导通会形成 一定读电流，必然引起储存节点VI和V2的电压出现相应的波动，若波动过大会导致SRAM 原始信息被破坏，造成读取不成功或造成致命错误，这被称为读干扰。为避免这种读干扰，现有技术中通常采用在传统的六晶体管静态随机存取存储器 基础上增加两个NM0S晶体管(NM0S晶体管N5及N6)组成的Cascode放大器(共源共栅) 对储存节点V2的电压进行缓冲，如图2所示，WBL、/WBL以及RBL分别为为写位线、互补写 位线以及读字线，RWL与WWL为读字线与写字线。当读取SRAM信息时，读字线RWL为高电 压，增加的NM0S晶体管N5及N6导通，单元信息形成的电流只通过新增加的NM0S晶体管N5 及N6的漏极和源极而不会通过栅极进入或流出SRAM的4个基本锁存器M0S晶体管P1、P2、 Nl及N2，这样确实可以消除传统六晶体管静态随机存取存储器存在的读干扰问题，但是这 种改进的八晶体管静态随机存取存储器使用晶体管较多，不利于容量扩展和布局布线。综上所述，可知先前技术的静态随机存取存储器存在读干扰或为了消除读干扰使 用晶体管较多而造成不利于容量扩展及布局布线的问题，因此实有必要提出改进的技术手 段，来解决此一问题。
技术实现思路
为克服上述现有技术的静态随机存取存储器存在读干扰以及为了消除读干扰使 用晶体管较多而造成不利于容量扩展及布局布线的缺点，本专利技术的主要目的在于提供一种 静态随机存取存储器，其仅采用六晶体管并可以消除读干扰的问题，有利于容量扩展与布 局布线。为达上述及其它目的，本专利技术一种静态随机存取存储器，至少包含写控制电路模块，藕接至一写位线与一写字线，用于控制对该静态随机存取存储 器写入信息的状态；第一反向电路，藕接于该写控制电路模块，并与该写控制电路模块藕接形成第一 储存节点；第二反向电路，连接于一电压源与一互补电压源之间，并藕接至该第一储存节点； 以及读出缓冲电路，与该第一反向电路以及该第二反向电路共同藕接，形成第二储存 节点，该读出缓冲电路还分别藕接至一读字线与一读位线，该读出缓冲电路用于隔离该读 位线与该第二储存节点。进一步地，该读出缓冲电路至少包括串联藕接于该第二储存节点与该互补电压源 之间的第三NM0S晶体管与第四NM0S晶体管，该第三NM0S晶体管源极接于该互补电压源， 该第三NM0S晶体管的栅极与该第一反向电路、第二反向电路藕接形成该第二储存节点，该 第三NM0S晶体管的漏极与该第四NM0S晶体管的漏极藕接，该第四NM0S晶体管的源极藕接 至该读位线，其栅极藕接至该读字线。进一步地，该第二反向电路至少包括一第二PM0S晶体管以及一第二NM0S晶体管， 该第二 PM0S晶体管的源极接该电压源，该第二 PM0S晶体管的栅极与该第二 NM0S晶体管的 栅极共同藕接至该第一储存节点，该第二PM0S晶体管的漏极与该第二NM0S晶体管的漏极、 第一 NM0S晶体管的栅极以及第三NM0S晶体管的栅极共同藕接形成该第二储存节点。进一步地，该写控制模块至少包括一第一 PM0S晶体管，该第一 PM0S晶体管的源极 藕接至该写位线，栅极藕接至该写字线，其漏极与该第一反向电路藕接形成该第一储存节 点o进一步地，该第一反向电路还连接至该互补电压源，其至少包括一第一 NM0S晶体 管，该第一 NM0S晶体管的漏极与该第一 PM0S晶体管的漏极藕接形成该第一储存节点，该第 一 NM0S晶体管的源极藕接至该互补电压源，该第一 NM0S晶体管的栅极与该第二反向电路 以及该第三NM0S晶体管的栅极藕接形成该第二储存节点。进一步地，该第一 PM0S晶体管漏电流大于该第一 NM0S晶体管漏电流。另外，本专利技术一种静态随机存取存储器的写控制模块还可以包括一第一 NM0S晶 体管，该第一 NM0S晶体管的源极藕接至该写位线，栅极藕接至该写字线，其漏极与该第一 反向电路藕接形成该第一储存节点。进一步地，该第一反向电路还可以连接至该电压源，其至少包括一第一 PM0S晶体 管，该第一 PM0S晶体管的漏极与该第一 NM0S晶体管的漏极藕接形成该第一储存节点，该第 一 PM0S晶体管的源极藕接至该电压源，该第一 PM0S晶体管的栅极与该第二反向电路以及该第三NM0S晶体管的栅极藕接形成该第二储存节点。该第一 NM0S晶体管的阈值电压低于其他晶体管。该第一 NM0S晶体管的宽长比大于该第一 PM0S晶体管的宽长比。该第一 NM0S晶体管的漏电流高于第一 PM0S晶体管的漏电流。与现有技术相比，本专利技术一种静态随机存取存储器通过利用由两个NM0S晶体管 串联藕接组成的读出缓冲电路对读位线和第二储存节点进行隔离，使得读位线电位变化引 起的电流不会影响第二储存节点的原始电压，并通过一写控制电路模块对该静态随机存取 存储器写入信息的状态进行控制，避免了现有技术中存在的读干扰，并且本专利技术静态随机 存取存储器仍然为一六晶体管的静态随机存取存储器，节省了空间，有利于容量扩展及布 局布线。附图说明图1为现有技术一种六晶体管静态随机存取存储器的电路结构图；图2为现有技术中一种改进的八晶体管静态随机存取存储器的电路结构图；图3为本专利技术一种静态随机存取存储器之第一较佳实施例的电路结构图；图4为本专利技术第一较佳实施例工作状态真值表；图5为本文档来自技高网...
【技术保护点】
一种静态随机存取存储器，至少包含：写控制电路模块，藕接至一写位线与一写字线，用于控制对该静态随机存取存储器写入信息的状态；第一反向电路，藕接于该写控制电路模块，并与该写控制电路模块藕接形成第一储存节点；第二反向电路，连接于一电压源与一互补电压源之间，并藕接至该第一储存节点；以及读出缓冲电路，与该第一反向电路以及该第二反向电路共同藕接，形成第二储存节点，该读出缓冲电路还分别藕接至一读字线与一读位线，该读出缓冲电路用于隔离该读位线与该第二储存节点。
【技术特征摘要】
【专利技术属性】
技术研发人员：胡剑，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：31[中国|上海]
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