一种两步时间数字转换器的校准电路制造技术

本发明专利技术公开了一种两步时间数字转换器的校准电路，包括源信号模块，用于基于两步时间数字转换器的粗量化信号和主时钟信号生成第一时序信号，并根据第一时钟信号生成第二时钟信号；第一级校正模块，包括两个校正电路；其中，第一路校正电路基于第一时钟信号和第一时序信号进行初步校正，输出第一初步校正信号；第二路校正电路基于第二时钟信号和第一时序信号进行初步校正，输出第二初步校正信号；第二级校正模块，用于对第一初步校正信号和第二初步校正信号进行二次校正，输出两组校准数字控制码，以便于利用校准数字控制码对粗量化计数值进行校正操作

【技术实现步骤摘要】
一种两步时间数字转换器的校准电路


[0001]本专利技术属于时间数字转换器
，具体涉及一种两步时间数字转换器的校准电路
。

技术介绍

[0002]时间数字转换器
(Time to Digital Convert
，
TDC)
是一种将时间信号转换为数字信号的功能器件，通过采用计数器对时间信号的测量计数原理，可将被测时间间隔量化为相应的数字输出
。
两步量化
TDC
，即将整个量化过程分为粗量化和细量化两个过程，其中粗量化一般通过计数器实现，细量化采用时间延迟链等结构实现，具体工作原理是先将输入信号送入粗量化单元进行测量，然后粗量化单元残余的量化误差被送入细量化单元进行精细测量
。
理想的两步
TDC
量化架构和时序如图1所示，先通过
CLK<0>
主时钟对时间信号
T
进行粗量化计数，然后通过细量化模块对粗量化模块无法计数的残余误差进行细量化，
t1
为
Tstart
端的细量化值，
t2
为
Tstop
端的细量化值，
N*Tclk
为粗量化计数值，即：
T
＝
COUNTER
‑
t1+t2
＝
N*TCLK
‑
t1+t2。
[0003]然而，在两步
TDC
传统粗量化模块中，时间信号
T
与
CLK<0>
相与后直接输入至计数器进行粗量化计数，这种结构在实际传输情况中会出现一个问题，如图2所示，当
ZC
信号边沿位于
CLK<0>
高电平时，
ZC
和
CLK<0>
相与会出现重复计数，此时粗量化计数结果发生错误
。
[0004]此外，时间信号
T
传输至粗量化模块和细量化模块的延时不同，信号
ZC
和信号
ZF
分别表示到达粗量化模块和细量化模块的信号
T。
如图3所示，理想情况下，
ZC
和
ZF
边沿应该重合，然而实际情况中由于存在传输延时不匹配，
ZC
和
ZF
边沿出现偏差，，因此传输路径上的延时不匹配将对粗细量化结果均有影响，以致将整个转换精度限制在了粗量化的精度
。
即
τ1≠
τ2，
τ3≠
τ4。
其中，
τ1与
τ2分别为
ZC
上升边沿与
ZF
下降边沿的传播延迟时间，
τ3与
τ4则为
ZC
下降边沿与
ZF
上升边沿的传播延迟时间
。
[0005]如图
4(a)
所示，假设以细量化信号
ZF
边沿为基准，当
τ1>
τ2，且
ZC
上升边沿在
ZF
下降边沿的下一时钟内，则粗量化值少计1；如图
4(b)
所示，当
τ1<
τ2，
ZC
上升边沿在
ZF
下降边沿的上一时钟内，则粗量化值多计1；如图
4(c)
所示，当
τ3>
τ4，且
ZC
下降边沿在
ZF
上升边沿的下一时钟内，则粗量化值多计1；如图
4(d)
所示，当
τ3<
τ4，
ZC
下降边沿在
ZF
上升边沿所在时钟的上一时钟内，则粗量化值少计
1。
[0006]由此可见，现有的两步
TDC
存在传输延时失配问题和传统粗量化模块重复计数引起的误差问题，从而影响了整个量化结果的精度
。

技术实现思路

[0007]为了解决现有技术中存在的上述问题，本专利技术提供了一种两步时间数字转换器的校准电路
。
本专利技术要解决的技术问题通过以下技术方案实现：
[0008]本专利技术提供了一种两步时间数字转换器的校准电路，包括依次连接的源信号模块
、
第一级校正模块以及第二级校正模块；其中，
[0009]源信号模块基于两步时间数字转换器的粗量化信号
ZC
和主时钟信号
CLK<0>
生成第一时序信号
ZC_DTRI
，并根据第一时钟信号
CLK<1>
生成第二时钟信号
CLK<1>_INV
；
[0010]所述第一级校正模块包括两个校正电路；其中，第一路校正电路基于所述第一时钟信号
CLK<1>
和所述第一时序信号
ZC_DTRI
进行初步校正，输出第一初步校正信号
N11
；第二路校正电路基于所述第二时钟信号
CLK<1>_INV
和所述第一时序信号
ZC_DTRI
进行初步校正，输出第二初步校正信号
N21
；
[0011]所述第二级校正模块用于对所述第一初步校正信号
N11
和所述第二初步校正信号
N21
进行二次校正，输出两组校准数字控制码
Mstop<1:0>
和
Mstart<1:0>
，以便于利用所述校准数字控制码
Mstop<1:0>
和
Mstart<1:0>
对粗量化计数值进行校正操作
。
[0012]本专利技术的有益效果：
[0013]本专利技术提供的两步时间数字转换器的校准电路设计了源信号模块和两级校正模块，源信号模块输出信号进入第一级校正模块初步校正后，再由第二级校正模块进行二次校正，第二级校正模块生成的校准数字控制码可对粗量化计数值进行保持
、
加一
、
加二
、
减一
、
减二的校正操作；该电路在不增加细量化位数的前提下，有效解决了传输延时失配和传统粗量化模块重复计数引起的误差，提升了
TDC
的转换精度；
[0014]2、
本专利技术提供的两步时间数字转换器的校准电路还避本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种两步时间数字转换器的校准电路，其特征在于，包括依次连接的源信号模块
、
第一级校正模块以及第二级校正模块；其中，源信号模块基于两步时间数字转换器的粗量化信号
ZC
和主时钟信号
CLK<0>
生成第一时序信号
ZC_DTRI
，并根据第一时钟信号
CLK<1>
生成第二时钟信号
CLK<1>_INV
；所述第一级校正模块包括两个校正电路；其中，第一路校正电路基于所述第一时钟信号
CLK<1>
和所述第一时序信号
ZC_DTRI
进行初步校正，输出第一初步校正信号
N11
；第二路校正电路基于所述第二时钟信号
CLK<1>_INV
和所述第一时序信号
ZC_DTRI
进行初步校正，输出第二初步校正信号
N21
；所述第二级校正模块用于对所述第一初步校正信号
N11
和所述第二初步校正信号
N21
进行二次校正，输出两组校准数字控制码
Mstop<1:0>
和
Mstart<1:0>
，以便于利用所述校准数字控制码
Mstop<1:0>
和
Mstart<1:0>
对粗量化计数值进行校正操作
。2.
根据权利要求1所述的一种两步时间数字转换器的校准电路，其特征在于，所述第一时钟信号
CLK<1>
滞后于所述主时钟信号
CLK<0>90
度
。3.
根据权利要求1所述的一种两步时间数字转换器的校准电路，其特征在于，所述源信号模块包括一个上升沿
D
触发器
D1
和一个反相器
I0
；其中，所述触发器
D1
的数据端接入粗量化信号
ZC
，时钟端接入主时钟信号
CLK<0>
，以使所述粗量化信号
ZC
与所述主时钟信号
CLK<0>
进行时钟同步，并通过
Q
端输出第一时序信号
ZC_DTRI
；第一时钟信号
CLK<1>
通过所述反相器
I0
生成第二时钟信号
CLK<1>_INV。4.
根据权利要求3所述的一种两步时间数字转换器的校准电路，其特征在于，所述第一路校正电路包括一个上升沿
D
触发器
D11
和一个双边沿
D
触发器
D12
；所述第二路校正电路包括一个上升沿
D
触发器
D21
和一个双边沿
D
触发器
D22
；其中，所述触发器
D11
的数据端接入细量化信号
ZF
，时钟端接入所述第一时钟信号
CLK<1>
，以使所述细量化信号
ZF
与所述第一时钟信号
CLK<1>
进行时钟同步，并通过触发器
D11
的
Q
端输出第二时序信号
ZF_DTRI1
至所述触发器
D12
的时钟端；所述触发器
D12
的数据端连接所述触发器
D1
的
Q
端，所述触发器
D12
的端输出第一初步校正信号
N11
；所述触发器
D21
的数据端接入细量化信号
ZF
，时钟端连接反相器
I0
的输出端，以使所述细量化信号
ZF
与所述第二时钟信号
CLK<1>_INV
进行时钟同步，并通过触发器
D21
的
Q
端输出第三时序信号
ZF_DTRI2
至所述触发器
D22
的时钟端；所述触发器
D22
的数据端连接所述触发器
D1
的
Q
端，所述触发器
D22
的端输出第二初步校正信号
N21。5.
根据权利要求4所述的一种两步时间数字转换器的校准电路，其特征在于，所述第二级校正模块包括一个二选一选择器
、
两个反相器
I1
和
I2、
以及两个锁存器
L1
和
L2
；其中，所述二选一选择器的输入端分别连接所述触发器
D12
的端和所述触发器
D22
的端；细量化结果的高一位
F
Q
作为所述二选一选择器的选择端选择数据触发器
D12
的端输出的
第一初步校正信号
N11
或触发器
D22
的端输出的第二初步校正信号
N21
，输出校准信号
Mstop<1>
；所述细量化结果的高一位
F
Q
还通过所述反相器
I1
输出校准信号
Mstop<0>
；所述校准信号
Mstop<1>
和
Mstop<0>
构成一组校准数字控制码
Mstop<1:0>
，以对时间信号的
Tstop

【专利技术属性】
技术研发人员：李娅妮，徐玉，刘戈扬，刘钰涵，
申请(专利权)人：西安电子科技大学重庆集成电路创新研究院，
类型：发明
国别省市：