一种基于制造技术

本发明专利技术公开了一种基于

【技术实现步骤摘要】
一种基于FPGA的存储器阵列测试系统


[0001]本专利技术属于半导体集成电路器件测试
，更具体地，涉及一种基于
FPGA
的存储器阵列测试系统
。

技术介绍

[0002]随着计算机应用的不断扩大和发展，人们对存储器的要求也越来越高，而传统的闪存
、
动态随机存储器
(DRAM)
和静态随机存储器
(SRAM)
等存储器存在着各种不足和限制
。
不同的新一代存储器具有各自的优势与特点，其测试需求量庞大
。
目前，新型非易失性存储领域较为成熟的技术路线主要有相变存储器
(PCM)、
磁变存储器
(MRAM)
以及阻变存储器
(RRAM)3
种
。PCM
通过相变材料相态的变化获得不同的电阻值，主要用于独立式存储；
MRAM
通过磁性材料中磁畴的方向变化改变电阻，主要用于嵌入式存储；
RRAM
则利用阻变材料中导电通道的产生或关闭实现电阻变化
。
[0003]在存储器中，
1T1R(One Transistor One Resistor)
是一种存储单元的配置
。
它由一个晶体管和一个电阻器组成
。1T1R
结构通常用于二维平面结构非易失性存储器技术，如阻变存储器或相变存储器等
。
这种配置的存储单元由一个晶体管作为选择器和一个电阻器作为存储元件组成
。
晶体管为三端器件，用于控制存储单元的读取和写入操作
。
它可以选择要访问的特定存储单元，并通过控制电流或电压来实现读取或写入操作
。
电阻器则用于存储信息
。
通过在电阻器中施加电压或电流，可以改变其电阻状态，从而表示存储的数据值
。1T1R
结构相对简单且具有较小的面积，因此在一些新型存储器技术中得到广泛应用
。
它具有较低的功耗
、
较高的密度和较快的读写速度，使得其在新一代存储器技术中具有潜在的优势和应用前景
。
[0004]1S1R(One Selector One Resistance)
阵列是一种存储体系结构，其中每个存储单元由一个存储器件和一个选择器件组成，常用于三维存储器架构
。
存储器件可以使用磁存储器
、
阻变存储器
、
相变存储器
、
铁电存储器等，选通器件为两端器件，可以使用双向阈值选通管
(OTS)。
为防止
PCM
阵列泄漏电流，
OTS
被引入到
PCM
中
。OTS
是一种基于奥弗辛斯基阈值导通理论的两端器件，当其两端电压达到阈值电压
(Uth)
时，
OTS
进入导通状态，阻值迅速降低；当导通状态的
OTS
电压高于保持电压
(Uhold)
，
OTS
会保持低阻导通状态
。
[0005]关于阵列形态，现多采取纵横式交叉
(crossbar)
的形式，即通过字线与位线选择阵列当中的存储单元
。
该形态需注意选中单元产生的泄露电流对周围单元的串扰
。
[0006]对于在实验室中还未封装以及没有外围电路的存储器阵列，研究人员一般使用探针台进行测试，探针台通常有4根探针，用于放置在电极上，与测试设备进行电属性连接
。
然而，4根探针对于具有多根字线与位线的存储器来说数量过少，且一次测试只能测试少量的存储单元，此种测试方法效率过慢，需反复抬放探针
。
[0007]如今各类新型存储器技术发展逐渐迅猛，产业化的趋势也逐渐明显，无论是工厂生产还是实验室研发，都需要对存储器阵列进行一定特性的测试，再加上目前市面上的集成测试系统也存在着价格高昂
、
效率不高
、
国外进口
、
开发周期长等问题，因此研发一款国
产
、
低成本
、
高性能的基于
FPGA
的存储器阵列测试系统，对新型存储器产业化
、
实验室科研与早期产品质量检测具有重要促进作用
。

技术实现思路

[0008]针对现有技术的缺陷，本专利技术的目的在于提供一种基于
FPGA
的存储器阵列测试系统，从而在没有外围电路的晶圆上，正确选择阵列中的存储器单元，并能对其进行读擦写操作
。
[0009]本专利技术提供了一种基于
FPGA
的存储器阵列测试系统，用于对还未封装且未添加外围电路的存储器进行测试，包括：
[0010]FPGA
，其第一输入端连接至上位机的输出端，第二输入端连接至读电路的输出端，第一输出端连接至激励源的输入端，第二输出端连接至读电路的第一输入端，第三输出端连接至阵列选通模块的第一输入端，作为本测试系统的核心控制单元，用于输出对其他模块中模数转换器
ADC、
数模转换器
DAC、
模拟开关与多路复用选择器的数字控制信号，接收并分析来自模数转换器
ADC
的数据，且能与上位机进行数据通讯；
[0011]激励源，其输出端连接至阵列选通模块的第二输入端，用于根据上位机设置的参数输出对存储器单元的操作电压与偏置电压；
[0012]读电路，其第二输入端连接至阵列选通模块的输出端，用于根据阵列选通模块所选择的路径读取选中存储单元的电阻值；
[0013]阵列选通模块，用于根据控制信号将读写擦操作电压分配到所选择的字线中，将所选择的位线连接读电路，并将偏置电压分配到所有未选择的字线与位线中；
[0014]上位机，用于根据用户操作输出对脉冲电压的脉宽与幅值，扫描电压的步进时间
、
步进电压与扫描点数，所选中存储单元的字线与位线的控制信号，并将接收来自
FPGA
的电阻数据以图表形式呈现
。
[0015]更进一步地，激励源产生的脉冲电压能够达到
ns
级，分辨率为
5ns
，脉冲上升沿下降沿时间约
15ns
，幅值与脉宽都可调整
。
[0016]更进一步地，激励源包括：数模转换器
DAC
和单刀双掷模拟开关；数模转换器
DAC
的输入端作为激励源的输入端，用于接收
FPGA
输出设定的电压幅值信息；单刀双掷模拟开关的一端
S2
连接至数模转换器
DAC
的输出端，另一端
S1
接地，用于根据
FPGA
产生的电压脉冲本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种基于
FPGA
的存储器阵列测试系统，用于对还未封装且未添加外围电路的存储器进行测试，其特征在于，包括：
FPGA
，其第一输入端连接至上位机的输出端，第二输入端连接至读电路的输出端，第一输出端连接至激励源的输入端，第二输出端连接至读电路的第一输入端，第三输出端连接至阵列选通模块的第一输入端，输出用于控制其他模块中的模数转换器
ADC、
数模转换器
DAC、
模拟开关和多路复用选择器的数字控制信号，接收并分析来自模数转换器
ADC
的数据，且能与上位机进行数据通讯；激励源，其输出端连接至阵列选通模块的第二输入端，用于根据上位机设置的参数输出对存储器单元的操作电压与偏置电压；读电路，其第二输入端连接至阵列选通模块的输出端，用于根据阵列选通模块所选择的路径读取选中存储单元的电阻值；阵列选通模块，用于根据控制信号将读写擦操作电压分配到所选择的字线中，将所选择的位线连接读电路，并将偏置电压分配到所有未选择的字线与位线中；上位机，用于根据用户操作输出对脉冲电压的脉宽与幅值，扫描电压的步进时间
、
步进电压与扫描点数，所选中存储单元的字线与位线的控制信号，并将接收来自
FPGA
的电阻数据以图表形式呈现
。2.
如权利要求1所述的存储器阵列测试系统，其特征在于，所述激励源产生的脉冲电压能够达到
ns
级，分辨率为
5ns
，脉冲上升沿下降沿时间约
15ns
，幅值与脉宽都可调整
。3.
如权利要求2所述的存储器阵列测试系统，其特征在于，所述激励源包括：数模转换器
DAC
和单刀双掷模拟开关；所述数模转换器
DAC
的输入端作为所述激励源的输入端，用于接收
FPGA
输出设定的电压幅值信息；所述单刀双掷模拟开关的一端
S2
连接至所述数模转换器
DAC
的输出端，另一端
S1
接地，用于根据
FPGA
产生的电压脉冲波形输出激励信号
...

【专利技术属性】
技术研发人员：程晓敏，何强，葛翔，谢雯宇，缪向水，
申请(专利权)人：华中科技大学，
类型：发明
国别省市：