基于时分复用的芯片联合仿真方法技术

本发明专利技术涉及芯片验证技术领域，尤其涉及一种基于时分复用的芯片联合仿真方法

【技术实现步骤摘要】
基于时分复用的芯片联合仿真方法、电子设备和介质


[0001]本专利技术涉及芯片验证
，尤其涉及一种基于时分复用的芯片联合仿真方法
、
电子设备和介质
。

技术介绍

[0002]在芯片验证的过程中，需要向待测芯片设计
(Design Under Test,
简称
DUT)
输入测试激励，并存储待测芯片设计输出的数据，还需要设置一个与待测芯片设计逻辑相同的用
C
程序写的仿真模型
(CModel)
，将相同的测试激励
(Test Case)
输入到仿真模型中，并存储仿真模型输出的数据
。
待测芯片设计和仿真模型是分别独立运行的，待测芯片设计和仿真模型全部运行结束需要花费大量额时间，输出的数据也是分别独立存储的，且输出的数据量庞大，需要占据大量的存储空间
。
当待测芯片设计和仿真模型全部运行完之后，再将待测芯片设计和仿真模型输出的数据进行对比，来验证待测芯片设计
。
但这种芯片验证方式不具有实时性
、
验证过程复杂
、
验证过程耗时，从而使得芯片验证效率低且成本高
。
由此可知，如何提高芯片验证的效率，降低芯片验证的成本
。

技术实现思路

[0003]本专利技术目的在于，提供一种基于时分复用的芯片联合仿真方法
、
电子设备和介质，提高了芯片验证的效率，降低了芯片验证的成本
。
[0004]根据本专利技术第一方面，提供了一种基于时分复用的芯片联合仿真方法，包括：
[0005]步骤
S1、
同时向待测芯片设计和仿真模型输入相同的测试用例，所述待测设计基于硬件描述语言生成，所述仿真模型基于高级语言生成，所述仿真模型的运行速度快于所述待测芯片设计的运行速度，所述待测芯片设计包括
I
个多处理模块待测输出接口
D
i
，所述仿真模型包括
I
个多处理模块仿真输出接口
C
i
，
i
的取值范围为1到
I,I
为多处理模块输出接口总数，多处理模块输出接口用于输出多个并行处理处理模块的输出数据；
[0006]步骤
S2、C
i
对应
g(i)
个时分复用处理单元
(CR
1i
,CR
2i
,
…
,CR
ki
,
…
,CR
g(i)i
)
，
D
i
对应
g(i)
个时分复用处理单元
(DR
1i
,DR 2i
,
…
,DR
ki
,
…
,DR
g(i)i
),CR
ki
为
C
i
对应的第
k
个时分复用处理单元，
DR
ki
为
D
i
对应的第
k
个时分复用处理单元，
CR
ki
和
DR
ki
功能相同，
k
的取值范围为1到
g(i)
，
g(i)
为
C
i
、D
i
对应的时分复用处理单元总数，将所述仿真模型中当前运行的
CR
ki
通过
C
i
输出的数据存储至
C
i
对应的先入先出队列
Q
i
中；
[0007]步骤
S3、
当
D
i
接收到时间片切换指令时，同步
D
i
和
C
i
当前运行的时分复用处理单元的状态和数据，然后同步切换至下一时分复用处理单元；
[0008]步骤
S4、
实时获取待测芯片设计的第
k
个时分复用处理单元
DR
ki
输出的数据
DA
ki
，并从
Q
i
中读取出当前
Q
i
中最先存入的数据
CA
ki
；
[0009]步骤
S5、
对比
DA
ki
和
CA
ki
，若所有
DA
ki
＝
CA
ki
，则循环执行步骤
S1
‑
步骤
S5
进行联合仿真，若出现
DA
ki
≠CA
ki
，则结束联合仿真，并生成芯片验证失败提示信息
。
[0010]根据本专利技术第二方面，提供一种电子设备，包括：至少一个处理器；以及，与所述至
少一个处理器通信连接的存储器；其中，所述存储器存储有可被所述至少一个处理器执行的指令，所述指令被设置为用于执行本专利技术第一方面所述的方法
。
[0011]根据本专利技术第三方面，提供一种计算机可读存储介质，所述计算机指令用于执行本专利技术第一方面所述的方法
。
[0012]本专利技术与现有技术相比具有明显的优点和有益效果
。
借由上述技术方案，本专利技术提供的一种基于时分复用的芯片联合仿真方法
、
电子设备和介质可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有以下有益效果：
[0013]本专利技术直接对待测芯片设计和仿真模型进行时分复用的联合仿真，在时间片切换时，基于待测芯片设计的状态和数据同步仿真模型的状态信息的状态和数据，避免基于时分复用的联合仿真出错，此外，本专利技术仅需对仿真模型多处理模块接口输出的数据进行存储，实时对待测芯片设计输出的数据与仿真模型对应的数据进行对比，实时检测，且检测通过时删除仿真模型对应的数据，减小了存储空间的占用，提高了芯片验证的效率，降低了芯片验证的成本
。
附图说明
[0014]为了更清楚地说明本专利技术实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图
。
[0015]图1为本专利技术实施例提供的基于时分复用的芯片联合仿真方法流程图
。
具体实施方式
[0016]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚
、
完整地描述，显然，所描述的实本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种基于时分复用的芯片联合仿真方法，包括：步骤
S1、
同时向待测芯片设计和仿真模型输入相同的测试用例，所述待测设计基于硬件描述语言生成，所述仿真模型基于高级语言生成，所述仿真模型的运行速度快于所述待测芯片设计的运行速度，所述待测芯片设计包括
I
个多处理模块待测输出接口
D
i
，所述仿真模型包括
I
个多处理模块仿真输出接口
C
i
，
i
的取值范围为1到
I,I
为多处理模块输出接口总数，多处理模块输出接口用于输出多个并行处理处理模块的输出数据；步骤
S2、C
i
对应
g(i)
个时分复用处理单元
(CR
1i
,CR
2i
,
…
,CR
ki
,
…
,CR
g(i)i
)
，
D
i
对应
g(i)
个时分复用处理单元
(DR
1i
,DR 2i
,
…
,DR
ki
,
…
,DR
g(i)i
),CR
ki
为
C
i
对应的第
k
个时分复用处理单元，
DR
ki
为
D
i
对应的第
k
个时分复用处理单元，
CR
ki
和
DR
ki
功能相同，
k
的取值范围为1到
g(i)
，
g(i)
为
C
i
、D
i
对应的时分复用处理单元总数，将所述仿真模型中当前运行的
CR
ki
通过
C
i
输出的数据存储至
C
i
对应的先入先出队列
Q
i
中；步骤
S3、
当
D
i
接收到时间片切换指令时，同步
D
i
和
C
i
当前运行的时分复用处理单元的状态和数据，然后同步切换至下一时分复用处理单元；步骤
S4、
实时获取待测芯片设计的第
k
个时分复用处理单元
DR
ki
输出的数据
DA
ki
，并从
Q
i
中读取出当前
Q
i
中最先存入的数据
CA
ki
；步骤
S5、
对比
DA
ki
和
CA
ki
，若所有
DA
ki
＝
CA
ki
，则循环执行步骤
S1
‑
步骤
S5
进行联合仿真，若出现
DA
ki
≠CA
ki
，则结束联合仿真，并生成芯片验证失败提示信息
。2.
根据权利要求1所述的方法，其特征在于，所述步骤
S2
包括：步骤
S21、
将
C
i
输出的数据转换为
SystemVerilog
语言描述的数据；步骤
S22、
将转换为
SystemVerilog
语言描述的数据存入
C
i
对应的先入先出队列
Q
i
中
。3.
根据权利要求1所述的方法，其特征在于，所述步骤
S2
包括：步骤
S211、
若仿真模型中当前运行的
CR
ki
输出的数据
CA
ki
为预设的第一类型数据，则就继续当前运行的
CR
ki
的输出操作，若当前运行的
CR
ki
输出的数据
CA
ki
为预设的第二类型数据，则暂停当前运行的
CR
ki
...

【专利技术属性】
技术研发人员：高卫，
申请(专利权)人：沐曦集成电路上海有限公司，
类型：发明
国别省市：