本发明专利技术的半导体存储装置的第1芯片中，多个第1半导体膜穿通多个第1导电层而分别沿积层方向延伸。第1芯片中，在多个第1导电层与多个第1半导体膜交叉的多个交叉位置形成有多个存储单元。第2芯片中，多个第2半导体膜穿通多个第2导电层而分别沿积层方向延伸。第2芯片中，在多个第2导电层与多个第2半导体膜交叉的多个交叉位置形成有多个存储单元。第1连接构成与第2连接构成彼此绝缘。第1连接构成是从多个第1导电层中第1半导体膜的前端所到达的第1导电层到第3芯片。第2连接构成是从多个第2导电层中第2半导体膜的前端所到达的第2导电层到第3芯片。到第3芯片。到第3芯片。
【技术实现步骤摘要】
半导体存储装置
[0001][相关申请的交叉参考][0002]本申请基于2022年06月03日提出申请的在先日本专利申请第2022
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090696号的优先权而主张优先权利益，通过引用而将其全部内容并入本文中。
[0003]本实施方式涉及一种半导体存储装置。
技术介绍
[0004]对于具有存储单元阵列的半导体存储装置，有时会从存储单元阵列中抹除数据。在半导体存储装置中，在抹除处理中实现特定的功能。
技术实现思路
[0005]一实施方式提供一种能够容易地使抹除处理多功能化的半导体存储装置。
[0006]根据一实施方式，提供一种具有第1芯片、第2芯片及第3芯片的半导体存储装置。第2芯片接合于第1芯片。第3芯片在与第1芯片相反的一侧接合于第2芯片。第1芯片具有多个第1导电层、多个第1半导体膜及多个第1绝缘膜。多个第1导电层隔着第1绝缘层而积层。多个第1半导体膜穿通多个第1导电层而分别沿积层方向延伸。多个第1绝缘膜分别配置在多个第1导电层与第1半导体膜之间。第1芯片中，在多个第1导电层与多个第1半导体膜交叉的多个交叉位置形成有多个存储单元。第2芯片具有多个第2导电层、多个第2半导体膜及多个第2绝缘膜。多个第2导电层隔着第2绝缘层而积层。多个第2半导体膜穿通多个第2导电层而分别沿积层方向延伸。多个第2绝缘膜分别配置在多个第2导电层与第2半导体膜之间。第2芯片中，在多个第2导电层与多个第2半导体膜交叉的多个交叉位置形成有多个存储单元。第1连接构成与第2连接构成彼此绝缘。第1连接构成是从多个第1导电层中第1半导体膜的前端所到达的第1导电层到第3芯片。第2连接构成是从多个第2导电层中第2半导体膜的前端所到达的第2导电层到第3芯片。
[0007]根据所述构成，能提供一种能够容易地使抹除处理多功能化的半导体存储装置。
附图说明
[0008]图1是表示实施方式的半导体存储装置的构成的框图。
[0009]图2是表示实施方式的各存储单元阵列的构成的电路图。
[0010]图3是表示实施方式的芯片间的连接构成的图。
[0011]图4是表示实施方式的半导体存储装置的构成的积层方向的剖视图。
[0012]图5(a)、(b)是表示实施方式的存储单元的构成的积层方向、俯视方向的剖视图。
[0013]图6是表示实施方式的半导体存储装置的构成的俯视图。
[0014]图7是表示实施方式的半导体存储装置的构成的俯视图。
[0015]图8是表示实施方式的插塞连接部的构成的积层方向的剖视图。
[0016]图9是表示实施方式的单元部的构成的积层方向的剖视图。
具体实施方式
[0017]以下，参照附图来详细说明实施方式的半导体存储装置。此外，本专利技术不受该实施方式限定。
[0018](实施方式)实施方式的半导体存储装置具有存储单元阵列，有时会从存储单元阵列中抹除数据，且设法使抹除处理多功能化。例如，半导体存储装置1以图1所示的方式构成。图1是表示半导体存储装置1的构成的框图。
[0019]半导体存储装置1具有多个芯片10_1、10_2、20。多个芯片10_1、10_2、20中，芯片10_1、10_2分别包含存储单元阵列11_1、11_2，也被称作阵列芯片。芯片20包含控制存储单元阵列11_1、11_2的电路，也被称作电路芯片。
[0020]此外，芯片10_1、10_2在无需彼此区分时简称为芯片10。存储单元阵列11_1、11_2在无需彼此区分时简称为存储单元阵列11。
[0021]芯片10_1包含存储单元阵列11_1。存储单元阵列11_1中，三维排列着多个存储单元晶体管(以下简称为存储单元)。芯片10_2包含存储单元阵列11_2。存储单元阵列11_2中，三维排列着多个存储单元。包含存储单元阵列11_1及存储单元阵列11_2的存储单元阵列群12包含多个区块BK。区块BK是共通连接着字线WL的多个存储单元的集合。区块BK分割配置在多个芯片10_1、10
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2。将针对每个芯片分割区块BK的单位称为子区块SBK。
[0022]在存储单元阵列群12包含多个区块BK0～BK2的情况下，存储单元阵列11_1包含多个子区块SBK0_1～SBK2_1，存储单元阵列11_2包含多个子区块SBK0_2～SBK2_2。子区块SBK内的多个存储单元与行及列建立对应。
[0023]各子区块SBK包含多个串组件SU。串组件SU是共有字线WL的多个存储器串MS的集合。图1中，例示子区块SBK包含4个串组件SU0～SU3的构成。
[0024]串组件SU包含多个存储器串MS。存储器串MS包含串联连接的多个存储单元的集合。
[0025]此外，图1中，例示了半导体存储装置1包含2个芯片(阵列芯片)10_1、10_2的构成，但半导体存储装置1也可包含3个以上的阵列芯片。与此相应，存储单元阵列群12也可包含3个以上的存储单元阵列11。存储单元阵列群12内的区块BK的个数、存储单元阵列11内的子区块SBK的个数是任意的。子区块SBK内的串组件SU的个数也是任意的。
[0026]芯片20包含定序器21、电压产生电路22、行驱动器23、行解码器24及感测放大器25作为用于控制存储单元阵列11_1、11_2的电路。
[0027]定序器21统括地控制芯片20的各部。定序器21与电压产生电路22、行驱动器23、行解码器24及感测放大器25分别连接。定序器21基于从外部的控制器CTR接收到的指令、数据，控制半导体存储装置1的动作。
[0028]例如，定序器21基于写入指令而控制写入动作。定序器21在写入动作的控制下，从存储单元阵列11中地址被指定的存储单元写入数据，并向控制器CTR发回写入完成通知。定序器21基于读取指令而控制读取动作。定序器21在读取动作的控制下，自存储单元阵列11中地址被指定的存储单元读取数据，并向控制器CTR发回读取数据。定序器21基于抹除指令而控制抹除动作。定序器21在抹除动作的控制下，抹除存储单元阵列11中地址被指定的区
域的数据，并向控制器CTR发回抹除完成通知。
[0029]电压产生电路22产生写入动作、读取动作及抹除动作等所使用的电压。电压产生电路22连接于行驱动器23及感测放大器25。电压产生电路22将所产生的电压供给到行驱动器23及/或感测放大器25。
[0030]行驱动器23连接于行解码器24。行驱动器23从定序器21接收行地址(例如页地址)。行驱动器23根据行地址，将从电压产生电路22接收到的电压传输到行解码器24。
[0031]行解码器24从定序器21接收行地址(例如区块地址)。行解码器24将行地址解码。行解码器24根据解码结果，选择存储单元阵列11中地址被指定的区块BK。
[0032]行解码器24经由多个字线WL连接于存储单元阵列11_1、11_2。存储单元阵列11_1的字线WL与存储单元阵列11_2的字线WL共通连接于行解本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，具备：第1芯片；第2芯片，接合于所述第1芯片；以及第3芯片，在与所述第1芯片相反的一侧接合于所述第2芯片；所述第1芯片具有：多个第1导电层，隔着第1绝缘层而积层；多个第1半导体膜，穿通所述多个第1导电层而分别沿积层方向延伸；以及多个第1绝缘膜，分别配置在所述多个第1导电层与所述第1半导体膜之间；且所述第1芯片中，在所述多个第1导电层与所述多个第1半导体膜交叉的多个交叉位置形成有多个存储单元；所述第2芯片具有：多个第2导电层，隔着第2绝缘层而积层；多个第2半导体膜，穿通所述多个第2导电层而分别沿积层方向延伸；以及多个第2绝缘膜，分别配置在所述多个第2导电层与所述第2半导体膜之间；且所述第2芯片中，在所述多个第2导电层与所述多个第2半导体膜交叉的多个交叉位置形成有多个存储单元；从所述多个第1导电层中所述第1半导体膜的前端所到达的第1导电层到所述第3芯片的第1连接构成与从所述多个第2导电层中所述第2半导体膜的前端所到达的第2导电层到所述第3芯片的第2连接构成彼此绝缘。2.根据权利要求1所述的半导体存储装置，其中所述第1连接构成包含第1插塞，所述第1插塞在所述第1芯片内沿积层方向延伸，到达所述第1半导体膜的前端所到达的第1导电层，所述第2连接构成包含第2插塞及第3插塞，所述第2插塞在所述第1芯片内沿积层方向延伸，以绝缘的状态贯通所述第1半导体膜的前端所到达的第1导电层；以及所述第3插塞在所述第2芯片内沿积层方向延伸，到达所述第2半导体膜的前端所到达的第2导电层。3.根据权利要求1所述的半导体存储装置，其中从所述第1芯片的所述第1半导体膜的后端到所述第3芯片的第3连接构成与从所述第2芯片的所述第1半导体膜的后端到所述第3芯片的第4连接构成彼此绝缘。4.根据权利要求1所述的半导体存储装置，其中覆盖所述第1半导体膜的前端所到达的第1导电层的第3导电层与覆盖所述第2半导体膜的前端所到达的第2导电层的第4导电层包含不同材料。5.根据权利要求4所述的半导体存储装置，其中所述第4导电层包含第1导电物，所述第3导电层包含电阻率比所述第1导电物低的第2导电物。6.根据权利要求5所述的半导体存储装置，其中所述第1导电物包含以铝为主成分的导电物，所述第2导电物包含以铜为主成分的导电物。7.根据权利要求1所述的半导体存储装置，其中所述多个第1导电层中所述第1半导体
膜的前端所到达的第1导电层的电压与所述多个第2导电层中所述第2半导体膜的前端所到达的第2导电层的电压能够彼此独立地控制。8.根据权利要求7所述的半导体存储装置，其中所述第1芯片还具有第1导电膜，所述第1导电膜相对于所述多个第1导电层配置在所述第3芯片侧，连接着所述第...
【专利技术属性】
技术研发人员：中塚圭祐，
申请(专利权)人：铠侠股份有限公司，
类型：发明
国别省市：
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