正形感光层和工艺制造技术

本发明专利技术提供了用于蚀刻衬底的方法。该方法包括：在衬底上形成图样化感光层；对衬底施加蚀刻化学流体，其中，所述图样化感光层包括粘合增进剂和／或疏水添加剂；去除蚀刻化学流体；以及去除抗蚀剂图样。

【技术实现步骤摘要】

本专利技术涉及一种半导体集成电路，更具体地说，涉及一种制造半导体器件的蚀刻 方法。
技术介绍
半导体集成电路(IC)工业经历了快速发展。为了制造集成电路，使用光刻工艺对 各种材料层进行图样化。光刻工艺包括光刻胶(抗蚀剂)涂覆、曝光和显影。目前，当在具 有材料层(诸如金属或介电膜)的晶片衬底上形成抗蚀剂图样时，可通过湿蚀刻或干蚀刻 来蚀刻材料层。此后可以施加附加的清洗。然而，许多蚀刻工艺(尤其是湿蚀刻工艺)的各向同性的特性会引起图样从抗蚀 剂图样转印到材料层的问题。这在材料层非常薄的情况下尤其严重。可能由各向同性蚀刻 的横向分量引发底切(例如，去除抗蚀剂图样下方的材料层)。底切可能会在图样化材料层 的过程中产生缺陷，诸如不精确的尺寸控制。底切还会减小抗蚀剂图样和衬底之间粘合的 表面积，这在随后的工艺期间会导致诸如抗蚀剂图样剥落的缺陷。尽管干蚀刻工艺可以减轻蚀刻的各向同性特性，但其会进一步引入诸如损坏抗蚀 剂图样、材料层和/或下层的问题。这些问题在制造包括高k栅极介电层/金属栅极结构 的半导体器件的过程尤其严重。栅极结构可包括薄层，其尺寸在图样化期间必需被严格控 制。因此，需要一种用于在材料层上形成抗蚀剂图样的方法，其中，通过湿式化学处理 而蚀刻材料层没有底切。
技术实现思路
在一个实施例中，提供了一种制造半导体器件的蚀刻方法。该蚀刻方法包括在 衬底上形成材料层；在材料层的上方形成感光层，其中，感光层包括粘合增进剂，分子量 (M. W.)大约在100和2000之间的粘合增进剂包括至少一种具有烷基配体或硅氧烷的聚合 物；对感光层进行图样化，以形成图样化感光层；以及通过图样化的感光层来蚀刻材料层。在另一个实施例中，提供了一种制造半导体器件的蚀刻方法。该蚀刻方法包括在 衬底上形成材料层；在材料层的上方形成感光层，其中，感光层包括疏水添加剂，疏水添加 剂包括选自由氟化聚合物、氟代烷(fluroalkane)、氟硅(fluorosiloxane)和含氟表面活 化剂组成的组的材料；对感光层进行图样化，以形成图样化的感光层；以及通过图样化的 感光层来蚀刻材料层。在又一实施例中，提供了一种制造半导体器件的蚀刻方法。该蚀刻方法包括在衬底上形成材料层；在材料层的上方形成可溶粘合增进剂层，其中，分子量(M. W.)大约在100 和2000之间的可溶粘合增进剂包括至少一种具有烷基配体或硅氧烷的聚合物；在可溶粘 合增进剂层的上方形成感光层；对感光层进行图样化，以形成图样化的感光层；通过图样 化的感光层来蚀刻可溶粘合增进剂层，以形成图样化的可溶粘合增进剂层；以及通过图样 化的感光层和图样化的可溶粘合增进剂层来蚀刻材料层。附图说明当读取附图时，从以下详细描述能够最好地了解本专利技术。需要强调的是，根据工业 中的标准方法，多种部件不按照比例绘制并且仅用于说明目的。事实上，为了清楚地描述， 可以任意增加或减小多种部件的尺寸。图1是示出包括底切的传统半导体器件的实施例的截面图。图2a至图2d是处于各个制造阶段的半导体结构的一个实施例的截面图。图3a至图3d是处于各个制造阶段的半导体结构的另一个实施例的截面图。具体实施例方式应该明白，以下公开提供了多种不同的实施例或实例，用于实现本专利技术的不同部 件。以下描述了组件和配置的特定实例以简化本专利技术的公开。当然，这些仅是实例并且不 旨在限制本专利技术。此外，本公开可以在各个实例中重复参考标号和/或字母。这种重复使 用用于简化和清楚的目的，其本身并不表明多个实施例和/或上述配置之间的关系。此外， 以下描述中在第二部件之上或在第二部件上形成第一部件可以包括形成直接接触的第一 和第二部件的多个实施例，而且还可以包括在第一和第二部件之间可以形成附加部件使得 第一和第二部件可以不直接接触的多个实施例。现在，参照图1，示出了传统半导体器件100的截面图。该器件包括衬底102、材料 层104(例如，将被图样化的层)和图样化层106。图样化层106保护(遮蔽)材料层104 的一部分，使一部分打开(例如，露出)。图样化层106通常包括感光材料。然而，也可以为 其他材料，包括金属、电介质、硬掩模和/或其他适当的掩模材料。执行蚀刻工艺，去除材料 层104的打开部分(例如，不在图样化层106下方的部分)。然而，半导体器件100示出了 传统工工艺的缺点。材料层104包括如凹槽108所示的底切部(undercutting)。凹槽108 在图样化层106的下方。材料层104的这个区域通过湿蚀刻工艺的各向同性特性而被蚀刻 掉，尽管本来没有打算将其去除。凹槽108使得难以控制形成在材料层104上的图样的尺寸。此外，图样化层106会 引起缺陷。例如，随着图样化层106和材料层104之间的粘合表面积的减小，图样化层106 会更加容易地剥离材料层104。图2a至图2d是处于各个制造阶段的半导体结构200的一个实施例的截面图。应 该理解，图2a至图2d被简化以更好地理解本公开的专利技术理念。现在参照图2a，半导体结构200包括半导体衬底202。在一个实施例中，衬底202 包括晶体结构的硅衬底(例如，晶片)。衬底202的其他实例可包括诸如锗和金刚石的其他 示例性半导体。可选地，衬底202可包括化合物半导体，诸如碳化硅、砷化镓、砷化铟或磷化 铟。根据设计要求，衬底202可包括各种掺杂结构(诸如，ρ型衬底或η型衬底)。此外，衬底202可包括外延层，可以受力以实现性能增强，或者可以包括绝缘体上硅(SOI)结构。衬 底可包括隔离区域、有源区域、掺杂区域、介电层、导电层和/或其他适当的部件。半导体结构200进一步包括设置在衬底202上的材料层204。例如，材料层204包 括导电膜或介电膜。例如，材料层204的厚度可以大约在10埃和100埃之间。如果材料层 204是导电膜，则导电膜可具有小于约lX10_3ohm-m(欧姆 米)的电阻率。优选地，导电 膜包括导电材料或诸如铜、铝、银、钨或它们的组合的金属合金。可选地，导电膜可包括其他 导电材料。例如，导电膜可由各种适当导电材料中的任意一种形成，包括金属氮化物、金属 硫化物、金属硒化物、金属硅化物和它们的组合。如果金属膜包括MXy，则优选地，y大约在 0. 4和2. 5之间，诸如TiN、TaN或WN2。可通过各种沉积技术形成导电膜，诸如化学汽相沉 积(CVD)、物理汽相沉积(PVD或溅射)、原子层沉积(ALD)、电镀或其他适当的技术。在可 选实施例中，材料层204是包括高k(相对于传统氧化硅的高介电常数)材料的介电膜。在 一个实施例中，高k介电材料包括二氧化铪(HfO2)。高k介电质的其他实例包括铪硅氧化 物(HfSiO)、铪硅氮氧化物(HfSiON)、铪钽氧化物(HfTaO)、铪钛氧化物(HfTiO)、铪锆氧化 物(Hf7r0)、它们的组合和/或其他适当的材料。可使用ALD、PVD、CVD和/或其他适当的 工艺形成高k栅极介电层。仍然参照图2a，在材料层204上形成图样化感光层206。图样化感光层206可通 过光刻法、浸入式光刻法或其他适当工艺来形成。例如，可使用诸如旋涂的工艺、光刻工艺 (包括曝光、烘焙和显影工艺)、蚀刻(包括抛光或剥离工艺)和/或其他工艺来形成图样化 感光层206。还可以通过其他适当的方法(诸本文档来自技高网...

【技术保护点】
一种蚀刻方法，包括：在衬底上形成材料层；在所述材料层的上方形成感光层，其中，所述感光层包括粘合增进剂，其中，分子量（Ｍ．Ｗ．）约在１００和２０００之间的所述粘合增进剂包括至少一种具有烷基配体或硅氧烷的聚合物；对所述感光层进行图样化，以形成图样化感光层；以及穿过所述图样化感光层来蚀刻所述材料层。

【技术特征摘要】
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【专利技术属性】
技术研发人员：王建惟，黄俊清，张庆裕，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[中国|台湾]