半导体器件及其制造方法技术

本公开的各实施例涉及半导体器件及其制造方法。在半导体衬底中，形成n型源极区、n型漏极区、第一p型半导体区以及第二p型半导体区，该第二p型半导体区围绕n型源极区和第一p型半导体区。栅极电极经由电介质膜GF形成在n型源极区和n型漏极区之间的半导体衬底上。在半导体衬底中，形成凹陷部分以穿透n型源极区，并且第一p型半导体区形成在凹陷部分下方。第一p型半导体区形成在凹陷部分下方。第一p型半导体区形成在凹陷部分下方。

【技术实现步骤摘要】
半导体器件及其制造方法
[0001]相关申请的交叉引用
[0002]于2022年5月25日提交的日本专利申请号2022
‑
085271的公开内容，包括说明书、附图和摘要，其全部内容通过引用并入本文。

技术介绍

[0003]本公开内容涉及半导体器件及其制造方法，并且可适用于例如具有LDMOSFET的半导体器件及其制造方法。
[0004]作为MISFET(金属绝缘体半导体场效应晶体管)，存在LDMOSFET(横向扩散金属氧化物半导体场效应晶体管)。LDMOSFET具有高漏极击穿电压。
[0005]以下列出了所公开的技术。
[0006][专利文献1]日本未审查专利申请公开第2021
‑
190548号
[0007]专利文献1描述了涉及具有LDMOSFET的半导体器件的技术。

技术实现思路

[0008]在具有MISFET的半导体器件中，期望尽可能地提高性能。
[0009]从对本说明书和附图的描述中，其他目的和新颖特征将变得显而易见。
[0010]根据一个实施例，一种半导体器件包括：半导体衬底；第一导电类型的源极区和第一导电类型的漏极区，它们彼此间隔地形成在半导体衬底中；栅极电极，经由栅极电介质膜形成在半导体衬底上的源极区和漏极区之间；以及凹陷部分，形成在半导体衬底中以穿透源极区。该半导体器件还包括第二导电类型的第一半导体区和第二导电类型的第二半导体区，该第二导电类型的第一半导体区设置在凹陷部分下方，该第二导电类型的第二半导体区形成为以围绕源极区和第一半导体区。
[0011]根据一个实施例，一种半导体器件的制造方法包括：(a)制备半导体衬底；(b)经由栅极电介质膜在半导体衬底上形成栅极电极的导电膜；以及(c)在(b)之后，蚀刻导电膜以形成由导电膜形成的第一图案并且暴露出半导体衬底的第一上表面。该半导体器件的制造方法还包括：(d)在(c)之后，通过离子注入方法在第一上表面中形成第一导电类型的源极区；(e)在(d)之后，蚀刻第一上表面以形成凹陷部分，以穿透源极区；以及(f)在(e)之后，通过离子注入方法在半导体衬底中的凹陷部分下方形成第二导电类型的第一半导体区。
[0012]根据一个实施例，可以提高半导体器件的性能。
附图说明
[0013]图1是根据一个实施例的半导体器件的主要部分的横截面视图。
[0014]图2是根据一个实施例的半导体器件的主要部分的横截面视图。
[0015]图3是根据一个实施例的半导体器件的主要部分的平面视图。
[0016]图4是根据经修改示例的半导体器件的主要部分的横截面视图。
[0017]图5是根据一个实施例的半导体器件的制造工艺期间的主要部分的横截面视图。
[0018]图6是在图5之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0019]图7是在图6之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0020]图8是在图7之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0021]图9是在图8之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0022]图10是在图9之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0023]图11是在图10之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0024]图12是在图11之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0025]图13是在图12之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0026]图14是在图13之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0027]图15是在图14之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0028]图16是在图15之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0029]图17是在图16之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0030]图18是在图17之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0031]图19是在图18之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0032]图20是在图19之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0033]图21是根据所检查示例的半导体器件的主要部分的横截面视图。
[0034]图22是根据所检查示例的半导体器件的主要部分的平面视图。
[0035]图23是在根据所检查示例的半导体器件的制造工艺期间的主要部分的横截面视图。
[0036]图24是在图23之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0037]图25是在图24之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0038]图26是在图25之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0039]图27是在图26之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0040]图28是在图27之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0041]图29是在图28之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0042]图30是在图29之后的半导体器件的制造工艺期间的主要部分的横截面视图。
[0043]图31是根据所检查示例的半导体器件的主要部分的横截面视图。
[0044]图32是根据一个实施例的半导体器件的主要部分的横截面视图。
[0045]图33是根据另一实施例的半导体器件的主要部分的横截面视图。
[0046]图34是根据另一实施例的半导体器件的主要部分的横截面视图。
具体实施方式
[0047]在以下实施例中，当为了方便而需要时，将通过划分为多个部分或实施例来进行描述，但是除非具体说明，否则它们不是彼此独立的，并且一个与另一个的部分或全部的经修改示例、细节、补充描述等相关。在以下实施例中，元件的数目等(包括元件的数目、数值、数量、范围等)不限于具体数字，但可以不小于或等于具体数字，具体指示数字且原则上明确限于具体数字的情况除外。此外，在以下实施例中，不用说，组成元件(包括元件步骤等)不一定是必要的，除非它们被具体指定的情况和它们被认为原则上是明显必要的情况。类似地，在以下实施例中，当提及部件等的形状、位置关系等时，假设形状等基本上接近或类
似于形状等，除了它们被具体指定的情况和它们被认为在原则上是显而易见的情况等。这同样适用于上述数值和范围。
[0048]在下文中，将基于附图详细描述实施例。在用于解释实施例的所有附图中，具有相同功能的构件由相同的附图标记表示，并且省略其重复描述。在以下实施例中，除非特别必要，否则原则上将不再重复相同或类似部分的描述。
[0049]在实施例中使用的附图中，为了使附图更容易地看到，即使在横截面视图的情本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体器件，包括：半导体衬底；MISFET的第一导电类型的源极区和所述MISFET的所述第一导电类型的漏极区，所述源极区和所述漏极区彼此间隔地形成在所述半导体衬底中；所述MISFET的栅极电极，经由栅极电介质膜形成在所述源极区和所述漏极区之间的所述半导体衬底上；凹陷部分，形成在所述半导体衬底上并穿透所述源极区；第二导电类型的至少一个第一半导体区，形成在所述凹陷部分下方，所述第二导电类型与所述第一导电类型相反；以及所述第二导电类型的第二半导体区，形成在所述半导体衬底中，以围绕所述源极区和所述至少一个第一半导体区。2.根据权利要求1所述的半导体器件，其中所述第二半导体区与所述至少一个第一半导体区的底表面和所述至少一个第一半导体区的侧表面接触，并且与所述源极区的底表面和所述源极区的与所述凹陷部分的一侧相对的侧表面接触。3.根据权利要求1所述的半导体器件，其中在平面视图中，所述凹陷部分被所述源极区围绕。4.根据权利要求3所述的半导体器件，其中在所述栅极电极的栅极宽度方向上，所述源极区的宽度等于所述栅极电极的宽度。5.根据权利要求1所述的半导体器件，其中所述至少一个第一半导体区的上表面位于所述半导体衬底中的所述源极区的底表面之下。6.根据权利要求5所述的半导体器件，其中在所述栅极电极的栅极长度方向上，所述至少一个第一半导体区的长度大于所述凹陷部分的长度。7.根据权利要求1所述的半导体器件，其中在平面视图中，所述至少一个第一半导体区以岛状布置在所述第二半导体区中。8.根据权利要求7所述的半导体器件，其中所述至少一个第一半导体区包括形成在所述第二半导体区中的多个第一半导体区。9.根据权利要求1所述的半导体器件，包括：层间电介质层，设置在所述半导体衬底上；第一接触插塞，电连接至所述至少一个第一半导体区；以及侧壁电介质膜，形成在所述凹陷部分的侧表面上，其中所述第一接触插塞穿透所述层间电介质层、在所述侧壁电介质膜之间穿过，并且到达所述至少一个第一半导体区的上表面。10.根据权利要求9所述的半导体器件，包括：第二接触插塞，穿透所述层间电介质层并电连接至所述源极区，
其中所述第一接触插塞和所述第二接触插塞在平面视图中布置在所述栅极电极的栅极宽度方向上的直线上，并且其中所述凹陷部分和所述源极区之间的边界被夹在所述第一接触插塞和所述第二接触插塞之间。11.根据权利要求10所述的半导体器件，其中从所述第一接触插塞供应给所述至少一个第一半导体区的电势和从所述第二接触插塞供应给所述源极区的电势相同。12.根据权利要求1所述的半导体器件，其中所述第二半导体区在所述源极区和所述漏极区之间的上部是所述MISFET的沟道形成区，并且其中所述至少一个第一半导体区的杂质浓度高于所述第二半导体区的杂质浓度。13.根据权利要求1所述的半导体器件，包括：所述第一导电类型的第三半导体区，在所述栅极电极的栅极长度方向上插入在所述至少一个第一半导体区和所述漏极区之间，其中所述第三半导体区的杂质浓度低于所述漏极区的杂质浓度。14.根据权利要求12所述的半导体器件，其中所述第二半导体区包括：所述第二导电类型的第四半导体区，围绕所述至少一个第一半导体区；以及所述第二导电类型的第五半导体区，与所述第四半导体区相邻，其中所述第四半导体区的杂质浓度高于...

【专利技术属性】
技术研发人员：后藤洋太郎，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：