自动生成芯片设计制造技术

本发明专利技术涉及一种自动生成芯片设计

【技术实现步骤摘要】
自动生成芯片设计RTL代码的方法、电子设备和介质


[0001]本专利技术涉及芯片设计
，尤其涉及一种自动生成芯片设计
RTL
代码的方法
、
电子设备和介质
。

技术介绍

[0002]在芯片设计过程中，通常需要建立多个模块以及多个层级之间的互联，尤其是
GPU
这种大规模的芯片设计，手动建立互联效率极低，因此需要自动互联
。
现有技术中，通常采用脚本
(
例如
excel)
，使用
PIN
互联
。
例如把所有的管脚列到
excel
里去，然后通过脚本在
excel
里抓信号来做适配的互联，但现有技术至少具有以下缺点：把所有信号放置在
excel
里，维护困难，处理
excel
速度非常慢，且
excel
本身描述的一些内容比较简单，很难去自定义一些互联规则，可扩展性差
。
此外，现有技术均是基于底层信号层建立互联关系的，采用现有的方式进行芯片设计，需要编写大量的底层信号代码
(
例如
Verilog
代码
)
，设计效率低，容易出错，且扩展性差，不能实现灵活配置及重构
。
由此可知，如何提供一种不易出错
、
高效
、
可扩展
、
可重构
、
可配置的芯片设计技术成为亟待解决的技术问题
。

技术实现思路

[0003]本专利技术目的在于，提供一种自动生成芯片设计
RTL
代码的方法
、
电子设备和介质，基于高层次抽象层建立互联，提高了芯片设计的效率，不易出错，且能够实现可重构
、
可配置，可扩展性强
。
[0004]根据本专利技术第一方面，提供了自动生成芯片设计
RTL
代码的方法，包括：
[0005]步骤
A1、
从预设的基本单元信息库获取多个基本单元信息作为第一基本单元信息，将所述第一基本单元信息通过总线互联定义生成第一设计互联信息，将所述第一设计互联信息加入预设的自定义设计互联信息库中，所述基本单元信息库中存储多个基本单元信息，所述基本单元信息为
RTL
代码；
[0006]步骤
A2、
从所述自定义设计互联信息库中获取多个第
i
设计互联信息，将所述多个第
i
设计互联信息通过总线互联定义生成第
j
设计互联信息，或者，从所述自定义设计互联信息库中获取至少一个第
i
设计互联信息，并从预设的基本单元信息库获取至少一个基本单元信息作为第
j
基本单元信息，将所述第
i
设计互联信息和第
j
基本单元信息通过总线互联定义生成第
j
设计互联信息，将所述第
j
设计互联信息加入预设的自定义设计互联信息库中，
j
的取值范围为2到
N
，
N
为目标设计层级总数，
i
的取值范围为1到
j
‑1；
[0007]步骤
A3、
基于第
N
设计互联信息生成芯片设计
RTL
代码
。
[0008]根据本专利技术第二方面，提供一种电子设备，包括：至少一个处理器；以及，与所述处理器通信连接的存储器；其中，所述存储器存储有可被所述处理器执行的指令，所述指令被设置为用于执行本专利技术第一方面所述的方法
。
[0009]根据本专利技术第三方面，提供一种计算机可读存储介质，所述计算机指令用于执行本专利技术第一方面所述的方法
。
[0010]本专利技术与现有技术相比具有明显的优点和有益效果
。
借由上述技术方案，本专利技术提供的一种自动生成芯片设计
RTL
代码的方法
、
电子设备和介质可达到相当的技术进步性及实用性，并具有产业上的广泛利用价值，其至少具有下列优点：
[0011]本专利技术只需对基本单元信息编写底层
RTL
代码，然后基于基本单元信息通过总线互联组成第一设计互联信息，即第一层级的设计互联信息，后续所有层级的设计互联信息均由已生成的设计互联信息
、
基本单元信息堆叠，且所有组成部分均通过总线互联定义，生成每一层级的设计互联信息，即仅通过高层次的抽象描述，通过简单的总线互联定义，即可生成每一层级的设计互联信息，无需编写大量的底层信号代码，且不出错，提高了芯片设计的效率
。
[0012]上述说明仅是本专利技术技术方案的概述，为了能够更清楚了解本专利技术的技术手段，而可依照说明书的内容予以实施，并且为了让本专利技术的上述和其他目的
、
特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图
,
详细说明如下
。
附图说明
[0013]图1为实施例一提供的自动生成芯片设计
RTL
代码的方法流程图；
[0014]图2为实施例二提供的自动生成芯片空壳的方法流程图；
[0015]图3为实施例三提供的芯片弱驱壳的生成方法流程图；
[0016]图4为实施例四提供的芯片设计重组方法流程图
。
具体实施方式
[0017]为更进一步阐述本专利技术为达成预定专利技术目的所采取的技术手段及功效
,
以下结合附图及较佳实施例，对依据本专利技术提出的一种自动生成芯片设计
RTL
代码的方法
、
电子设备和介质的具体实施方式及其功效，详细说明如后
。
[0018]实施例一
、
[0019]本专利技术实施例一提供了一种自动生成芯片设计
RTL
代码的方法，如图1所示，包括：
[0020]步骤
A1、
从预设的基本单元信息库获取多个基本单元信息作为第一基本单元信息，将所述第一基本单元信息通过总线互联定义生成第一设计互联信息，将所述第一设计互联信息加入预设的自定义设计互联信息库中，所述基本单元信息库中存储多个基本单元信息，所述基本单元信息为
RTL
代码；
[0021]需要说明的是，基本单元信息为预先编写好的
RTL
代码，例如可以为
Verilog、VHDL
或
SystemVerilog
编写的
RTL
代码
。
基本单元信息库中可以预先设置通用的多个基本单元信息，也可以根据新增的设计需求新增基本单元信息，也即基本单元信息库能够实现自定义，且具有很好的扩展性
。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种自动生成芯片设计
RTL
代码的方法，其特征在于，包括：步骤
A1、
从预设的基本单元信息库获取多个基本单元信息作为第一基本单元信息，将所述第一基本单元信息通过总线互联定义生成第一设计互联信息，将所述第一设计互联信息加入预设的自定义设计互联信息库中，所述基本单元信息库中存储多个基本单元信息，所述基本单元信息为
RTL
代码；步骤
A2、
从所述自定义设计互联信息库中获取多个第
i
设计互联信息，将所述多个第
i
设计互联信息通过总线互联定义生成第
j
设计互联信息，或者，从所述自定义设计互联信息库中获取至少一个第
i
设计互联信息，并从预设的基本单元信息库获取至少一个基本单元信息作为第
j
基本单元信息，将所述第
i
设计互联信息和第
j
基本单元信息通过总线互联定义生成第
j
设计互联信息，将所述第
j
设计互联信息加入预设的自定义设计互联信息库中，
j
的取值范围为2到
N
，
N
为目标设计层级总数，
i
的取值范围为1到
j
‑1；步骤
A3、
基于第
N
设计互联信息生成芯片设计
RTL
代码
。2.
根据权利要求1所述的方法，其特征在于，所述步骤
A1
和步骤
A2
中，通过总线互联定义生成对应的设计互联信息，包括：为各个基本单元信息
、
设计互联信息配置对应的总线重构结构，为每一发起端配置对应的互联总线重构结构的属性信息，并根据每一设计互联信息对应的互联关系建立对应的总线重构结构间的互联关系，生成对应的设计互联信息
。3.
根据权利要求2所述的方法，其特征在于，所述步骤
A1
中，将所述第一基本单元信息通过总线互联定义生成第一设计互联信息，包括：步骤
A11、
基于预设的总线描述重构库为每一第一基本单元信息和第一设计互联信息配置对应的一个或多个总线重构结构，为每一发起端配置对应的互联总线重构结构的属性信息；步骤
A12、
基于所述第一基本单元信息之间的互联关系
、
第一基本单元信息与第一设计互联信息总线重构结构之间的互联关系，建立对应总线重构结构之间的互联，生成第一设计互联信息
。4.
根据权利要求2所述的方法，其特征在于，：所述步骤
A2
中，将所述多个第
i
设计互联信息通过总线互联定义生成第
j
设计互联信息，包括：步骤
A21、
基于预设的总线描述重构库中为第
j
设计互联信息配置对应的一个或多个总线重构结构，为每一发起端配置对应的互联总线重构结构的属性信息；步骤
A22、
基于所述多个第
i
设...

【专利技术属性】
技术研发人员：请求不公布姓名，
申请(专利权)人：沐曦集成电路上海有限公司，
类型：发明
国别省市：