一种实现全范围低摆幅的存储器结构及其实现方法技术

本发明专利技术提供了一种实现全范围低摆幅的存储器结构及其实现方法，其中存储器结构包括：匹配线

【技术实现步骤摘要】
一种实现全范围低摆幅的存储器结构及其实现方法


[0001]本专利技术属于集成电路
，具体涉及一种实现全范围低摆幅的存储器结构及其实现方法
。

技术介绍

[0002]内容寻址存储器是一种特殊的存储器
。
内容寻址存储器在其每个存储单元都包含了一个内嵌的比较逻辑，写入内容寻址存储器的数据会和其内部存储的每一个数据进行比较，并返回与端口数据相同的所有内部数据的地址
。
内容寻址存储器单元是通过在标准的静态随机存取存储器单元结构中增加执行匹配功能的晶体管而构成的
。
[0003]传统的内容寻址存储器匹配线结构搭配传统敏感放大器在工作过程中，面对字的匹配与失配，匹配线在地与电源电压两电平之间翻转，因此其在工作过程中，由于不断的电平全摆幅翻转，产生了大量的功耗
。
因此，亟需采取更低功耗的技术方案
。

技术实现思路

[0004]为解决上述问题，本专利技术提供了一种实现全范围低摆幅的存储器结构及其实现方法
。
[0005]为达到上述目的，本专利技术的技术方案如下：
[0006]一种实现全范围低摆幅的存储器结构，包括：匹配线
、
存储器输出电路结构及若干内容寻址存储器单元；
[0007]所述内容寻址存储器单元用于读
、
写比特位，输入及输出比特，并将结果传输至匹配线；内容寻址存储器单元包括静态随机存储器和搜索模块；所述静态随机存储器包括4个
N
型晶体管
、2
个
P
型晶体管
、
两根比特线
、
一根字线，其中2个
N
型晶体管和2个
P
型晶体管组成两个反相器，其中一个反相器输入与另一个反相器输出相连，两个反相器互连构成锁存结构实现比特位存储，所述字线连接在两个外接
N
型晶体管之间，两个外接
N
型晶体管分别与两根比特线连接实现比特位的读写；所述搜索模块包括4个
N
型晶体管
、
两根搜索线
、
一根子匹配线
、
一根低匹配线，上方2个
N
型晶体管分别与两根搜索线连接，子匹配线连接在上方2个
N
型晶体管之间，下方2个
N
型晶体管连接至静态随机存储器实现搜索功能，低匹配线连接在下方2个
N
型晶体管之间；
[0008]存储器输出电路结构用于判断内容寻址存储器单元匹配线的结果是否匹配，并将判断结果输出；存储器输出电路结构通过匹配线与各内容寻址存储器单元的子匹配线耦接
。
[0009]进一步的，所述存储器输出电路结构通过控制电路使匹配线翻转电压控制在小幅度范围内，实现匹配线的低摆幅翻转，并由此输出匹配判断结果
。
[0010]进一步的，所述存储器输出电路结构包括晶体管
P0、
晶体管
P1、
晶体管
P2、
晶体管
P3、
晶体管
N2、
晶体管
N 3、
三个反相器
INV
；低匹配线与
PRE 0
信号作或门
OR
输入，或门
OR
输出连接至晶体管
P0
栅极，晶体管
P0
漏极接至匹配线；晶体管
P1
栅极接至下方反相器
INV
输
出，漏极接至下方反相器
INV
输入即节点
Y
；晶体管
P2
栅极接至节点
Y
，漏极接至节点
X
；晶体管
P3
栅极接至
YPRE
，漏极接至节点
Y
；节点
Y
与
EN
信号作输出电路模块的输入，输出至
OUTPUT
；匹配线与
PRE 1
信号作下方两个反相器
INV
的输入，其输出为节点
X
；晶体管
N2
栅极接至
DIS
，漏极接至匹配线；晶体管
N3
栅极接至节点
X
，源极接至匹配线，漏极接至节点
Y。
[0011]一种存储装置电路，包括若干实现全范围低摆幅的存储器结构，各存储器结构中内容寻址存储器单元阵列式分布，用于存储多个字节，各匹配线及输出为行形式
。
[0012]一种实现全范围低摆幅的存储器结构的控制方法，基于实现全范围低摆幅的存储器结构实现，包括如下步骤：
[0013]非搜索匹配阶段时，首先使
DIS
信号为高电平来开启晶体管
N2
并对匹配线充分放电，使
YPRE
信号为低电平来开启晶体管
P3
并对节点
Y
充电，使
PRE1
信号为高电平来降低输出节点
X
电平并关断晶体管
N3
以隔离节点
Y
与匹配线；然后使
PRE0
信号为高电平来开启晶体管
P0
并对匹配线充电；
[0014]在搜索匹配阶段时，若匹配则匹配线处于高电平，由于匹配线电平未达到共输出
CMOS
门开启电压因此节点
X
为低电平，节点
Y
为高电平；若不匹配则子匹配线放电至低匹配线，当低匹配线被充至或门开启电压时关断晶体管
P0
使匹配线断充，匹配线处于低电平输入至共输出
CMOS
门因此节点
X
为高电平开启了晶体管
N3
，使节点
Y
放电处于低电平；在输出阶段，使
EN
信号为高电平，若节点
Y
为高电平则输出信号
OUT
为1，若节点
Y
为低电平则输出信号
OUT
为
0。
[0015]本专利技术的有益效果为：
[0016]本专利技术通过存储器单元与存储器输出电路结构来控制匹配线电压，将匹配线电压控制在一个小幅度范围内，降低匹配线电压摆幅，从而降低存储器动态功耗
。
其中存储器输出电路结构连接内容寻址存储器单元匹配线，通过控制电路使匹配线翻转电压控制在小幅度范围内，实现匹配线的低摆幅翻转，并由此输出匹配判断结果
。
附图说明
[0017]图1为本专利技术实施例中内容寻址存储器单元结构示意图；
[0018]图2为本专利技术实施例中实现匹配线全范围低摆幅的存储器电路结构示意图；
[0019]图3为本专利技术实施例中存储器电路仿真波形图；
[0020]图本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种实现全范围低摆幅的存储器结构，其特征在于，包括：匹配线
、
存储器输出电路结构及若干内容寻址存储器单元；所述内容寻址存储器单元用于读
、
写比特位，输入及输出比特，并将结果传输至匹配线；内容寻址存储器单元包括静态随机存储器和搜索模块；所述静态随机存储器包括4个
N
型晶体管
、2
个
P
型晶体管
、
两根比特线
、
一根字线，其中2个
N
型晶体管和2个
P
型晶体管组成两个反相器，其中一个反相器输入与另一个反相器输出相连，两个反相器互连构成锁存结构实现比特位存储，所述字线连接在两个外接
N
型晶体管之间，两个外接
N
型晶体管分别与两根比特线连接实现比特位的读写；所述搜索模块包括4个
N
型晶体管
、
两根搜索线
、
一根子匹配线
、
一根低匹配线，上方2个
N
型晶体管分别与两根搜索线连接，子匹配线连接在上方2个
N
型晶体管之间，下方2个
N
型晶体管连接至静态随机存储器实现搜索功能，低匹配线连接在下方2个
N
型晶体管之间；存储器输出电路结构用于判断内容寻址存储器单元匹配线的结果是否匹配，并将判断结果输出；存储器输出电路结构通过匹配线与内容寻址存储器单元的子匹配线耦接
。2.
根据权利要求1所述的实现全范围低摆幅的存储器结构，其特征在于，所述存储器输出电路结构通过控制电路使匹配线翻转电压控制在小幅度范围内，实现匹配线的低摆幅翻转，并由此输出匹配判断结果
。3.
根据权利要求1所述的实现全范围低摆幅的存储器结构，其特征在于，所述存储器输出电路结构包括晶体管
P0、
晶体管
P1、
晶体管
P2、
晶体管
P3、
晶体管
N2、
晶体管
N 3、
三个反相器
INV
；低匹配线与
PRE 0
信号作或门
OR
输入，或门
OR
输出连接至晶体管
P0
栅极，晶体管
P0
漏极接至匹配线；晶体管
P1
栅极接至下方反相器
INV
输出，漏极接至下方反相器
INV
输入即节点
Y
；晶体管

【专利技术属性】
技术研发人员：程立文，蒋晨洁，刘昶，季张杰，薛礼瑞，马立，
申请(专利权)人：扬州大学，
类型：发明
国别省市：