一种比较器电路及集成电路和电子设备制造技术

本公开涉及一种比较器电路及集成电路和电子设备，所述比较器电路包括：三阶放大电路，其中，一阶放大电路通过两侧的二阶放大电路与三阶放大电路相连接

【技术实现步骤摘要】
一种比较器电路及集成电路和电子设备


[0001]本公开涉及集成电路设计
，更为具体来说，本公开涉及一种比较器电路及集成电路和电子设备
。

技术介绍

[0002]比较器是
SAR ADC
的主要耗能部件之一，功耗与噪声之间存在严重的制约关系
。
[0003]对于一个理想的比较器，是将输入信号与参考电压进行比较，理想的比较器是一个阶跃响应
。
但是在实际应用中，用户无法构建一个理想的比较器，本质上是一个放大器，放大倍数非常大导致迅速饱和，因此用户只能通过增加放大倍数让比较器接近理想
。
理想比较器和转移特性曲线如图1所示
。
[0004]现有技术中的最快增益的手段是建立正反馈
。
因此
Latch
结构是用户通常使用的设计结构
。
如图2所示
。
[0005]正反馈电路的增益随时间呈现指数上升的趋势，因此显然适用于用户需求的应用场景
。
但是采用正反馈电路进行比较器设计同样存在多种问题，如
Offset
漂移
、
工作状态对共模敏感
、Kickback
大信号反踢对前级产生影响
、
以及进入亚稳态等，因此在实际应用中用户在比较器设计过程中，往往在前级增加放大器进行隔离
。
如图3所示
。
[0006]因此，如何能设计一种可以满足用户需求的比较器成为亟待解决的问题
。

技术实现思路

[0007]为解决现有技术的比较器设计不能满足用户需求的技术问题
。
[0008]为实现上述技术目的，本公开提供了一种比较器电路，包括：三阶放大电路，其中，一阶放大电路通过两侧的二阶放大电路与三阶放大电路相连接
。
[0009]进一步，所述一阶放大电路具体包括：
[0010]第一
NMOS
管
、
第二
NMOS
管
、
第三
NMOS
管和第四
NMOS
管以及第一
PMOS
管和第二
PMOS
管；
[0011]所述第一
NMOS
管和所述第二
NMOS
管的栅极分别接输入电压
V
in
+
和
V
in
‑
；
[0012]所述第一
NMOS
管和所述第二
NMOS
管的源极分别接地；
[0013]所述第一
NMOS
管的漏极与所述第三
NMOS
管的源极相连接；
[0014]所述第二
NMOS
管的漏极与所述第四
NMOS
管的源极相连接；
[0015]所述第三
NMOS
管的栅极和所述第四
NMOS
管的栅极相连接并接入时钟信号
CLK
；
[0016]所述第一
PMOS
管的漏极和所述第三
NMOS
管的漏极相连接作为所述一阶放大电路的输出信号
V1‑
；
[0017]所述第一
PMOS
管的漏极和所述第三
NMOS
管的漏极相连接且通过第一电容接地；
[0018]所述第二
PMOS
管的漏极和所述第四
NMOS
管的漏极相连接作为所述一阶放大电路的输出信号
V1+
；
[0019]所述第二
PMOS
管的漏极和所述第四
NMOS
管的漏极相连接且通过第一电容接地；
[0020]所述第一
PMOS
管和所述第二
PMOS
管的源极分别接电源电压
Vdd
；
[0021]所述第一
PMOS
管和所述第二
PMOS
管的栅极相连接接入时钟信号
CLK。。
[0022]进一步，所述二阶放大电路具体包括：
[0023]第三
PMOS
管和第四
PMOS
管；第五
NMOS
管和第六
NMOS
管；
[0024]所述第三
PMOS
管的栅极和所述第五
NMOS
管的栅极相连接并接入所述一阶放大电路的输出信号
V1‑
；
[0025]所述第四
PMOS
管的栅极和所述第六
NMOS
管的栅极相连接并接入所述一阶放大电路的输出信号
V1+
；
[0026]所述第三
PMOS
管和所述第四
PMOS
管的漏极分别接入电源电压
Vdd
；
[0027]所述第三
PMOS
管的漏极与所述第五
NMOS
管的漏极相连接作为所述二阶放大电路的输出
V2+
；
[0028]所述第四
PMOS
管的漏极与所述第六
NMOS
管的漏极相连接作为所述二阶放大电路的输出
V2‑
；
[0029]所述第五
NMOS
管的源极和所述第六
NMOS
管的源极分别接地
。
[0030]进一步，所述三阶放大电路具体包括：
[0031]第五
PMOS
管
、
第六
PMOS
管
、
第七
PMOS
管
、
第八
PMOS
管
、
第九
PMOS
管以及第十
PMOS
管；
[0032]第七
NMOS
管
、
第八
NMOS
管
、
第九
NMOS
管和第十
NMOS
管；
[0033]所述第七
PMOS
管的栅极以及所述第九
PMOS
管的栅极分别与第七
NMOS
管的栅极相连接且接入所述二阶放大电路的输出
V2+
；
[0034]所述第八
PMOS
管的栅极以及所述第十
PMOS
管的栅极分别与第八
NMOS
管的栅极相连接且接入所述二阶放大电路的输出
V2‑
；
[0035]所述第七
NMOS
管和所述第八
NMOS
管的源极分别接本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.
一种比较器电路，其特征在于，包括：三阶放大电路，其中，一阶放大电路通过两侧的二阶放大电路与三阶放大电路相连接
。2.
根据权利要求1所述的比较器电路，其特征在于，所述一阶放大电路具体包括：第一
NMOS
管
、
第二
NMOS
管
、
第三
NMOS
管和第四
NMOS
管以及第一
PMOS
管和第二
PMOS
管；所述第一
NMOS
管和所述第二
NMOS
管的栅极分别接输入电压
V
in
+
和
V
in
‑
；所述第一
NMOS
管和所述第二
NMOS
管的源极分别接地；所述第一
NMOS
管的漏极与所述第三
NMOS
管的源极相连接；所述第二
NMOS
管的漏极与所述第四
NMOS
管的源极相连接；所述第三
NMOS
管的栅极和所述第四
NMOS
管的栅极相连接并接入时钟信号
CLK
；所述第一
PMOS
管的漏极和所述第三
NMOS
管的漏极相连接作为所述一阶放大电路的输出信号
V1‑
；所述第一
PMOS
管的漏极和所述第三
NMOS
管的漏极相连接且通过第一电容接地；所述第二
PMOS
管的漏极和所述第四
NMOS
管的漏极相连接作为所述一阶放大电路的输出信号
V1+
；所述第二
PMOS
管的漏极和所述第四
NMOS
管的漏极相连接且通过第一电容接地；所述第一
PMOS
管和所述第二
PMOS
管的源极分别接电源电压
Vdd
；所述第一
PMOS
管和所述第二
PMOS
管的栅极相连接接入时钟信号
CLK。3.
根据权利要求2所述的比较器电路，其特征在于，所述二阶放大电路具体包括：第三
PMOS
管和第四
PMOS
管；第五
NMOS
管和第六
NMOS
管；所述第三
PMOS
管的栅极和所述第五
NMOS
管的栅极相连接并接入所述一阶放大电路的输出信号
V1‑
；所述第四
PMOS
管的栅极和所述第六
NMOS
管的栅极相连接并接入所述一阶放大电路的输出信号
V1+
；所述第三
PMOS
管和所述第四
PMOS
管的漏极分别接入电源电压
Vdd
；所述第三
PMOS
管的漏极与所述第五
NMOS
管的漏极相连接作为所述二阶放大电路的输出
V2+
；所述第四
PMOS
管的漏极与所述第六
NMOS
管的漏极相连接作为所述二阶放大电路的输出
V2‑
；所述第五

【专利技术属性】
技术研发人员：张沕琳，马源，
申请(专利权)人：北京宁矩科技有限公司，
类型：发明
国别省市：