输出缓冲器电路制造技术

本发明专利技术提供一种降低输出噪声且加快响应速度的输出缓冲器电路。在输出电压ＶＯＵＴ从接地电压ＶＳＳ变化至ＮＯＲ的反相电压ＶＬ的场合，以及从电源电压ＶＤＤ变化至ＮＡＮＤ的反相电压ＶＨ的场合，２个ＭＯＳ晶体管两个都控制输出电压ＶＯＵＴ，因此输出电压ＶＯＵＴ的压摆率（ｓｌｅｗ?ｒａｔｅ）变得陡峭。因而，输出缓冲器电路的响应速度变快。此外，当输出电压ＶＯＵＴ在电压（ＶＤＤ／２）附近变化的上述以外的场合，只有１个ＭＯＳ晶体管控制输出电压ＶＯＵＴ，因此输出电压ＶＯＵＴ的压摆率变得平缓。因而，输出缓冲器电路的响应速度变得迟缓，降低输出噪声。

【技术实现步骤摘要】

本专利技术涉及调整输出端子的输出电压的压摆率的输出缓冲器电路。
技术介绍
现在，在半导体集成电路中，经常使用输出缓冲器电路，用来使某一电路的输出电 压以所希望的特性输出至后级的电路的输入端子。在该输出缓冲器电路中，要求后级的电路不会因输出噪声降低而进行误动作。对传统的输出缓冲器电路进行说明。图8是表示传统输出缓冲器电路的图。图9是表示传统输出电压的时序图。在传统输出缓冲器电路中，通过使PM0S81、NM0S82的输出电压V0UT的压摆率平缓 来降低输出噪声。因此，构成为通过将反相器73、74的驱动能力设定为较低，以小电流驱动 PM0S81、NM0S82。具体而言，通过使反相器73及反相器75具有比通常的逻辑电路低的驱动能力，或 者用小尺寸的晶体管构成。在这样构成的传统输出缓冲器中，当输入电压VIN成为高电平时，反相器71的输 出电压成为低电平，反相器72及反相器74的输出电压成为高电平，反相器73及反相器75 的输出电压成为低电平，PM0S81导通，NM0S82截止，输出电压V0UT成为高电平。这时，经电路设计，使反相器73的驱动能力较低，因此从反相器73到PM0S81的栅 极的驱动电流小，所以PM0S81的栅极电压的变化量变小。因此，PM0S81的输出电流的变化量也变小。即，在使用驱动能力高的反相器73、74的情况下，如图9的虚线所示，输出电压 V0UT的压摆率在期间tlO til中变得陡峭，与之相对，由于反相器73、74的驱动能力低， 如图9的实线所示，在期间tlO tl2中变得平缓，其结果输出噪声降低。再者，输入电压VIN成为低电平时也同样(例如，参照专利文献1 日本特开平 11-145806 号公报)。但是，在传统技术中，虽然输出噪声降低，但PM0S81的输出电流的变化量少，且输 出电压V0UT的压摆率变得平缓，因此输出缓冲器电路的响应速度会迟缓。
技术实现思路
本专利技术鉴于上述课题构思而成，其目的在于提供能够降低输出噪声且抑制响应速 度的迟缓的输出缓冲器电路。(1)在权利要求1中所述的专利技术中，提供一种输出缓冲器电路，调整输出端子的输 出电压的压摆率，其特征在于包括从电源端子向所述输出端子供给电流的多个第一晶体 管；从所述输出端子向接地端子供给电流的多个第二晶体管；以及控制电路，控制所述第 一及所述第二晶体管，以被输入输入电压并输出所述输出电压，所述控制电路通过驱动控 制所述第一晶体管及第二晶体管的具有规定以下的驱动能力的逻辑电路，当所述输出电压在不包含所述电源电压的1/2倍的规定范围发生变化时，使规定数(2以上)的所述第一晶 体管或所述第二晶体管导通，当所述输出电压在所述规定范围以外发生变化时，使比所述 规定数少的数的所述第一晶体管或所述第二晶体管导通。(2)在权利要求2所述的专利技术中，提供一种输出缓冲器电路，其特征在于在权利 要求1所述的输出缓冲器电路中，所述控制电路具备第二逻辑电路，该第二逻辑电路具有 与所述电源电压的1/2倍不同的反相电压，通过所述输出电压和所述反相电压的大小关 系，使对应于所述输出电压在所述规定范围或所述规定范围以外的数的所述第一晶体管或第二晶体管导通。(3)在权利要求3所述的专利技术中，提供一种输出缓冲器电路，其特征在于在权利 要求2所述的输出缓冲器电路中，所述第二逻辑电路具有在所述电源电压降低时所述反相 电压接近所述电源电压的1/2倍的特性。(4)在权利要求4所述的专利技术中，提供一种输出缓冲器电路，其特征在于在权利 要求1所述的输出缓冲器电路中，所述控制电路具备第三逻辑电路，该第三逻辑电路具有 在能够允许所述电源电压的变动的电源电压变动范围中常低于所述电源电压的1/2倍的 第一反相电压和/或常高于所述电源电压的1/2倍的第二反相电压，通过所述输出电压和 所述第一反相电压的大小关系和/或所述输出电压和所述第二反相电压的大小关系，使对 应于所述输出电压在所述规定范围或所述规定范围以外的数的所述第一晶体管或第二晶 体管导通。(5)在权利要求5所述的专利技术中，提供一种输出缓冲器电路，其特征在于在权利 要求4所述的输出缓冲器电路中，所述第三逻辑电路具有在所述电源电压降低时所述第一 及所述第二反相电压接近所述电源电压的1/2倍的特性。(专利技术效果)在本专利技术中，在包含容易发生输出噪声的电源电压的1/2倍的范围(规定范围以 外)中，使用具有规定以下的驱动能力的逻辑电路，并使少于规定数的数的第一晶体管或 第二晶体管导通，因此输出电压的压摆率变得平稳，且能够降低输出噪声。另一方面，在不包含对输出噪声影响少的电源电压的1/2倍的规定范围中，即使 使用具有规定以下的驱动能力的逻辑电路，也使规定数(2以上)的第一晶体管或第二晶体 管导通，因此输出电压的压摆率变得陡峭且抑制输出缓冲器电路的响应速度变迟缓。附图说明图1是表示第--实施方式的输出缓冲器电路的图。图2是表示第--实施方式的输出缓冲器电路的反相电压的图。图3是表示第--实施方式的输出缓冲器电路的输出电压的时序图图4是表示电源电压高时和低时的输出电压的时序图。图5是表示第二二实施方式的输出缓冲器电路的图。图6是表示第二二实施方式的输出缓冲器电路的反相电压的图。图7是表示第二二实施方式的输出缓冲器电路的输出电压的时序图图8是表示传统输出缓冲器电路的图。图9是表示传统输出电压的时序图。具体实施方式 以下，参照附图，就本专利技术的实施方式进行说明。(1)实施方式的概要在本实施方式的输出缓冲器电路中，与传统技术同样地，通过电路设计成驱动输 出级的晶体管的逻辑电路的驱动能力低于通常的逻辑电路的驱动能力，减小从逻辑电路到 输出级的晶体管的栅极的驱动电流，并使输出级的晶体管的栅极电压的变化量少。因而，输 出级的晶体管的输出电流的变化量也少，使输出级的晶体管的输出电压的压摆率缓和，因 此降低输出噪声。另一方面，对于输出电压变化的整个范围，若缓和输出级的晶体管的输出电压的 压摆率，则输出缓冲器电路的响应速度的迟缓会成为问题。于是在本实施方式中，着眼于成为输出噪声的原因在于电源电压的1/2倍的附近 范围(规定范围以外)的情形，在该附近范围中使输出电压的压摆率平稳，而在规定范围 (附近范围以外)中使压摆率陡峭。具体而言，使附近范围中导通的输出级的晶体管的数多于在规定范围(附近范围 外)中导通的输出级的晶体管的数，从而使规定范围中的压摆率陡峭，并抑制响应速度的 迟缓。(2)实施方式的详细<第一实施方式>首先，对输出缓冲器电路的结构进行说明。图1是表示输出缓冲器电路的图。图2是表示反相电压的图。输出缓冲器电路具备控制电路10;作为第一晶体管起作用的PMOS晶体管 (PMOS) 31 32 ；以及作为第二晶体管起作用的NMOS晶体管(NMOS) 33 34。控制电路10具有反相器11 17、N0R18及NAND19。此外，输入至输出缓冲器电 路的电压为输入电压VIN，从输出缓冲器电路输出的电压为输出电压V0UT，反相器13 14、 反相器17和反相器15的输出电压分别为电压Sl S4，反相器11的输出电压为电压S5。本实施方式的反相器13、14、15、17作为具有规定以下的驱动能力的逻辑电路起 作用，而N0R18和NAND19作为具有与电源电压的倍不同的反本文档来自技高网...

【技术保护点】
一种输出缓冲器电路，调整输出端子的输出电压的压摆率，其特征在于包括：从电源端子向所述输出端子供给电流的多个第一晶体管；从所述输出端子向接地端子供给电流的多个第二晶体管；以及控制电路，控制所述第一及所述第二晶体管，以被输入输入电压并输出所述输出电压，所述控制电路通过驱动控制所述第一晶体管及第二晶体管的具有规定以下的驱动能力的逻辑电路，当所述输出电压在不包含所述电源电压的１／２倍的规定范围发生变化时，使规定数的所述第一晶体管或所述第二晶体管导通，其中规定数为２以上的数，当所述输出电压在所述规定范围以外发生变化时，使比所述规定数少的数的所述第一晶体管或所述第二晶体管导通。

【技术特征摘要】
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【专利技术属性】
技术研发人员：佐藤丰，
申请(专利权)人：精工电子有限公司，
类型：发明
国别省市：JP[日本]