可增加驱动能力的第ｎ级移位寄存器包含一下拉电路、一上拉电路、一驱动电路、一第一电容及一关键下拉电路。该上拉电路利用一第ｎ－２级移位寄存器的输出信号，第一次上拉该第ｎ级移位寄存器的第一节点的电位，一第ｎ－１级移位寄存器的输出信号或一第一高频时钟信号，第二次上拉该第一节点的电位，且该第一电容用以根据一第二高频时钟信号，第三次上拉该第一节点的电位，该第一节点的电位用以驱动该驱动电路。
【技术实现步骤摘要】
本专利技术是有关于一种移位寄存器，尤指一种可增加驱动能力以及降低动态功率消 耗的移位寄存器。
技术介绍
先前技术将移位寄存器制作在玻璃基板上，所采用的制程为非晶硅或多晶硅制程 技术，由于其材质的载子迁移率低，在一定的操作电压下，需要设计较大的薄膜晶体管，才 能有效驱动面板的扫描线。然而越大的薄膜晶体管所产生的寄生电容效应也越大，造成驱 动电路上的动态功率消耗也大幅上升。因此将移位寄存器作在基板上，虽然可以节省栅极 驱动芯片的成本，但却增加动态功率的消耗。先前技术是利用移位寄存器的上拉电路拉升移位寄存器的输出级晶体管的栅极 的电位。当输出级晶体管接收高频时钟信号时，栅极的电位会因为在移位寄存器的输出级 晶体管的栅极与源极之间的耦接电容的关系更往上拉升。但在先前技术中，输出级晶体管 的栅极的电位在被耦接电容拉升之前，受限于上拉电路的缘故，只能充电至Vra-Vth (Vra为时 钟信号的高电压电平，Vth为输出级晶体管的阀值电压)无法充电至更高电位。因此，先前 技术仅能增加部分输出级晶体管的驱动能力。
技术实现思路
本专利技术的一实施例提供一种可增加驱动能力的第η级移位寄存器。该第η级移 位寄存器包含一下拉电路、一上拉电路、一驱动电路、一第一电容及一关键下拉电路。该下 拉电路用以利用一第一节点的电位及至少一低频时钟信号，将该第一节点的电位下拉至该 第η级移位寄存器的输出节点的电位以及该第η级移位寄存器的输出节点的电位下拉至一 参考低电位；该上拉电路耦接于该下拉电路，用以使用一第η-2级移位寄存器的输出信号， 第一次上拉该第一节点的电位，和一第η-1级移位寄存器的输出信号或一第一高频时钟信 号，第二次上拉该第一节点的电位；该驱动电路耦接于该上拉电路，用以根据一第二高频时 钟信号，改变该第η级移位寄存器的输出节点的电位；该第一电容用以根据该第二高频时 钟信号，通过该驱动电路提升该第一节点的电位；及该关键下拉电路耦接于该驱动电路，用 以使用一第η+2级移位寄存器的输出信号，将该第一节点的电位和该第η级移位寄存器的 输出节点的电位下拉至该参考低电位。本专利技术的另一实施例提供一种增加移位寄存器驱动能力的方法。该方法包含使用 一第η-2级移位寄存器的输出信号，将一第η级的一第一节点充电至一第一电位，和一第二 节点充电至一第二电位；使用一第η-1级移位寄存器的输出信号或一第一高频时钟信号， 将该第二节点提升至一第三电位，其中该第三电位大于该第一电位；使用该第三电位和该 第一电位，将该第一节点充电至一第四电位；及使用一第二高频时钟信号的高电位，将该第 一节点提升至一第五电位以及将该第η级移位寄存器的输出节点充电至该高电位。本专利技术所提供的一种可增加驱动能力的第η级移位寄存器及增加移位寄存器驱4动能力的方法，是利用一上拉电路二次拉升用以驱动一驱动电路的第一节点的电位，然后 再利用一高频时钟信号及一第一电容第三次拉升该第一节点的电位。因此，该第一节点的 电位有三阶段的抬升，以增加该驱动电路的驱动电流。而当该驱动电路有更大的驱动电流 后，可将该驱动电路的通道宽度缩小，如此该驱动电路的寄生电容也跟着缩小，因而降低该 驱动电路的动态功率消耗。附图说明图1为本专利技术的一实施例说明可增加驱动能力的第η级移位寄存器的示意图。图2是说明第一高频时钟信号、第二高频时钟信号、第三高频时钟信号和第四高 频时钟信号之间的关系的示意图。图3Α是说明第一次上拉第一节点的电路动作的示意图。图3Β是说明第η-2级移位寄存器的输出信号、第η_1级移位寄存器的输出信号、 第η级移位寄存器的输出节点的电位、第η+2级移位寄存器的输出信号、第二高频时钟信 号、第一节点和第二节点的电位的示意图。图4Α是说明第二次上拉第一节点的电路动作的示意图。图4Β是说明图3Β的第二时段的示意图。图5Α是说明第三次上拉第一节点的电路动作的示意图。图5Β是说明图3Β的第三时段的示意图。图6Α是说明第η+2级移位寄存器的输出信号由低电位转态至高电位时，关键下拉 电路的电路动作的示意图。图6Β是说明图3Β的第四时段的示意图。图7为本专利技术的另一实施例说明可增加驱动能力的第η级移位寄存器的示意图。图8为本专利技术的另一实施例说明增加移位寄存器驱动能力的方法的流程图。100、700第η级移位寄存器104上拉电路108 第一电容7022下拉控制电路1024第二下拉控制电路1028第二下拉电路1044第二晶体管1048第四晶体管1102第六晶体管Q (η)第一节点G (η)输出节点G(n-2)、G(n-l)、G(n+2)输出信号HCl第一高频时钟信号HC2第二高频时钟信号HC3第三高频时钟信号HC4第四高频时钟信号Tl第一时段T2第二时段102、7024下拉电路 106驱动电路 110关键下拉电路 1022第一下拉控制电路 1026第一下拉电路 1042第一晶体管 1046第三晶体管 1050第二电容 1104第七晶体管 S (η)第二节点 VSS参考低电位T3第三时段P (η)第一下拉控制信号LCl第一低频时钟信号Τ4第四时段 K (η)第二下拉控制信号 LC2第二低频时钟信号800-814 步骤 具体实施例方式请参照图1，图1为本专利技术的一实施例说明可增加驱动能力的第η级移位寄存器 100的示意图。第η级移位寄存器100包含下拉电路102、上拉电路104、驱动电路106、第 一电容108及关键下拉电路110。下拉电路102利用第一节点Q(n)的电位及第一低频时 钟信号LC1、第二低频时钟信号LC2，将第一节点Q(n)的电位下拉至第η级移位寄存器100 的输出节点G(n)的电位以及将第η级移位寄存器100的输出节点G(n)的电位下拉至参 考低电位VSS。上拉电路104耦接于下拉电路102，利用第n-2级移位寄存器的输出信号 G (n-2)，第一次上拉第一节点Q (η)的电位，和第η_1级移位寄存器的输出信号G (η_1)，第二 次上拉第一节点Q(n)的电位。驱动电路106耦接于上拉电路104与下拉电路102，用以根 据第二高频时钟信号HC2，改变第η级移位寄存器的输出节点G(n)的电位。第一电容108 用以根据第二高频时钟信号HC2，第三次上拉第一节点Q(η)的电位。关键下拉电路110耦 接于驱动电路106、上拉电路104与下拉电路102，用以使用第η+2级移位寄存器的输出信 号G(η+2)，将第一节点Q(η)的电位和第η级移位寄存器的输出节点G(η)的电位下拉至参 考低电位VSS。上拉电路104包含第一晶体管1042、第二晶体管1044、第三晶体管1046、第四晶体 管1048及第二电容1050。第一晶体管1042具有第一端，用以接收第η_2级移位寄存器的 输出信号G(n-2)，第二端耦接于第一端，及第三端耦接于第二节点S (η)。第二晶体管1044 具有第一端，用以接收第n-2级移位寄存器的输出信号G (n-2)，第二端耦接于第一端，及第 三端耦接于第一节点Q (η)。第三晶体管1046具有第一端，用以接收第η-1级移位寄存器的 输出信号G (η-1)，第二端耦接于第二节点S (η)，及第三端。第四晶体管1048具有第一端，耦 接于第二节点S (η)，第二端耦接于第一端，及第三端耦接于第一节点Q 本文档来自技高网...
【技术保护点】
【技术特征摘要】
【专利技术属性】
技术研发人员：杨欲忠，陈勇志，林致颖，徐国华，
申请(专利权)人：友达光电股份有限公司，
类型：发明
国别省市：71
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