半导体结构的制造方法技术

本发明专利技术涉及半导体制造技术领域，提供一种半导体结构的制造方法。该方法包括：于衬底上形成多个第一开口列和多个第二开口列，其中第一开口列和第二开口列沿着行方向基于第一间距和第二间距交替间隔。接着形成多条导线结构，沿着列方向延伸并沿行方向平行设置在衬底上，并且分别重叠第一开口列和第二开口列。其中，导线结构相对于第一开口列和第二开口列之间的叠对偏移由第一间距和第二间距的差值d前馈控制。本发明专利技术可用于制造动态随机存取存储器的位线，可确保位线与各列接触开口具有近似且足够的重叠面积，进而改善位线接触品质。进而改善位线接触品质。进而改善位线接触品质。

【技术实现步骤摘要】
半导体结构的制造方法


[0001]本专利技术涉及半导体制造
，特别涉及一种半导体结构的制造方法。

技术介绍

[0002]动态随机存取存储器(dynamic random access memory,DRAM)属于一种易失性存储器，包含由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)。各存储单元包含一晶体管(transistor)电连接至一电容器(capacitor)，由该晶体管控制该电容器中电荷的存储或释放来达到存储资料的目的。控制电路通过横跨阵列区并与各存储单元电连接的字线(word line,WL)与位线(bit line,BL)，可定位至每一存储单元以控制其资料的存取。
[0003]为了缩小存储单元的尺寸以提高存储单元密度，存储单元的结构已朝向三维(three
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dimensional)发展，例如采用埋入式字线(buried wordline)以及堆叠式电容(stacked capacitor)架构。这种架构中，位线是设置在衬底的绝缘层上，其重叠叠绝缘层的位线接触开口(bitline contact opening)的部分，与自该开口显露出来的衬底的有源区直接接触，从而实现与有源区的电连接。若位线与开口之间叠对偏移过大，会造成位线与有源区接触面积不足，导致高接触电阻及元件功能异常。

技术实现思路

[0004]为解决上述问题，本专利技术提供一种半导体结构的制造方法，包括：
>[0005]首先，于衬底上形成多个第一开口列；
[0006]然后于所述第一开口列之间形成多个第二开口列，与所述第一开口列构成接触开口阵列，所述第一开口列和所述第二开口列沿着行方向基于第一间距和第二间距交替间隔。
[0007]接着，形成多条导线结构，沿着所述列方向延伸并沿所述行方向平行设置在所述衬底上，其中，所述多条导线结构分别重叠所述第一开口列和所述第二开口列，所述导线结构相对于所述第一开口列和所述第二开口列之间的叠对偏移由所述第一间距和所述第二间距的差值d前馈控制。
[0008]在一些实施例中，形成所述导线结构的步骤包括：于所述衬底上形成导线材料层；于所述导线材料层上形成多条芯轴结构，沿着所述列方向延伸并沿所述行方向等间距平行设置在所述导线材料层上；于所述芯轴结构的侧壁上形成间隙壁；以及移除所述芯轴结构后，以所述间隙壁为蚀刻遮罩，蚀刻并图案化所述导线材料层，得到所述导线结构。
[0009]在一些实施例中，所述导线结构相对于所述第一开口列的叠对偏移方向，和相对于所述第二开口列之间的叠对偏移方向相反。
[0010]在一些实施例中，所述前馈控制包括：控制所述芯轴结构的宽度为一预设宽度，使沿所述行方向每两个相邻间隙壁的间距相同；以及控制各所述芯轴结构与所述第一开口列的叠对偏移范围为0.2d至0.3d。
[0011]在一些实施例中，所述第一开口列和所述第二开口列分别重叠所述导线结构两侧显露出来的部分不对称。
[0012]在一些实施例中，沿着所述行方向，每两个相邻导线结构之间的间距相同。
[0013]在一些实施例中，所述前馈控制包括：控制各所述芯轴结构对准于所述第一开口列；以及基于所述预设宽度将所述芯轴结构的宽度调整0.4d至0.6d，使沿所述行方向每两个相邻间隙壁之间的间距不同。
[0014]在一些实施例中，沿着所述行方向，每两个相邻导线结构之间的间距不同。
[0015]在一些实施例中，沿着所述行方向，每两个相邻第一开口列相隔第三间距，每两个相邻第二开口列相隔第四间距，其中，所述第三间距等于所述第四间距。
[0016]在一些实施例中，所述第一开口列和所述第二开口列沿着所述行方向包括错位。
[0017]本专利技术所提供的方法可用于半导体结构的制作，包括以双重图案化工艺制作接触开口阵列的第一开口列和第二开口列，然后量测开口列之间距，再根据间距之差值对形成位线(即导线结构)的图案化工艺的对准步骤进行前馈控制，使位线相对于第一开口列包括一预设叠对偏移，以部分补偿第二开口列相对于第一开口列的叠对偏移。通过上述制造方法，可以使位线不会过度偏离第二开口列，确保位线与各列接触开口具有近似且足够的重叠面积，进而改善位线接触的品质。
附图说明
[0018]所附图示提供对于本专利技术实施例更深入的了解，并纳入此说明书成为其中一部分。这些图示与描述，用来说明一些实施例的原理。需注意的是所有图示均为示意图，以说明和制图方便为目的，相对尺寸及比例都经过调整。相同的符号在不同的实施例中代表相对应或类似的特征。
[0019]图1至图8为根据本专利技术一实施例之半导体结构的制造方法步骤示意图，其中，
[0020]图1为根据本专利技术一实施例之半导体结构的上视图；
[0021]图2为根据本专利技术一实施例之半导体结构中沿着图1中X方向的剖面图；
[0022]图3为根据本专利技术一实施例之半导体结构的上视图；
[0023]图4为根据本专利技术一实施例之半导体结构中沿着图3中X方向的剖面图；
[0024]图5为根据本专利技术一实施例之半导体结构的上视图；
[0025]图6为根据本专利技术一实施例之半导体结构中沿着图5中X方向的剖面图；
[0026]图7为根据本专利技术一实施例之半导体结构的上视图；
[0027]图8为根据本专利技术一实施例之半导体结构中沿着图7中X方向的剖面图；
[0028]图8A为与图8相对应的上视图；
[0029]图9为根据本专利技术一实施例之半导体结构于图1所示步骤处理后的上视图。
[0030]其中，附图标记说明如下：
[0031][0032]具体实施方式
[0033]为使熟悉本专利技术所属
的一般技术者能进一步了解本专利技术，下文特列举本专利技术的数个优选实施例，并配合所附的图示，详细说明本专利技术的技术方案以及所欲达成的功效。本专利技术所属领域的技术人员能在不脱离本专利技术的精神下，参考以下所举实施例，而将数个不同实施例中的特征进行替换、重组、混合以完成其他实施例。
[0034]另外，“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本公开和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限
制。
[0035]图1至图8所示为根据本专利技术一实施例之半导体结构的制造方法示意图。半导体结构可用于制造动态随机存取存储器。请参考图1和图2，首先提供一衬底10，衬底10可以为硅衬底、磊晶硅衬底、硅锗衬底、碳化硅衬底，或者是硅覆绝缘(silicon
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on
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insulator，SOI)衬底中的任一种，但不限于此。衬底10中可设本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体结构的制造方法，其特征在于，包括：于衬底上形成多个第一开口列；于所述第一开口列之间形成多个第二开口列，与所述第一开口列构成接触开口阵列，所述第一开口列和所述第二开口列沿着行方向基于第一间距和第二间距交替间隔；形成多条导线结构，沿着所述列方向延伸并沿所述行方向平行设置在所述衬底上，其中，所述多条导线结构分别重叠所述第一开口列和所述第二开口列，所述导线结构相对于所述第一开口列和所述第二开口列之间的叠对偏移由所述第一间距和所述第二间距的差值d前馈控制。2.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述导线结构的步骤包括：于所述衬底上形成导线材料层；于所述导线材料层上形成多条芯轴结构，沿着所述列方向延伸并沿所述行方向等间距平行设置在所述导线材料层上；于所述芯轴结构的侧壁上形成间隙壁；以及移除所述芯轴结构后，以所述间隙壁为蚀刻遮罩，蚀刻并图案化所述导线材料层，得到所述导线结构。3.如权利要求2所述的半导体结构的制造方法，其特征在于，所述导线结构相对于所述第一开口列的叠对偏移方向，和相对于所述第二开口列之间的叠对偏移方向相反。4.如权利要求3所述的半导体结构的制造方法，其特征在于，所述前馈控制包括：控制所述芯轴...

【专利技术属性】
技术研发人员：童宇诚，刘越，夏忠平，
申请(专利权)人：福建省晋华集成电路有限公司，
类型：发明
国别省市：