一种具有载流子存储夹层器件的制造方法、半导体器件和绝缘栅双极晶体管技术

本发明专利技术公开了一种具有载流子存储夹层器件的制造方法、半导体器件和绝缘栅双极晶体管，所述方法包括清洗单晶硅片作为器件衬底；在衬底顶部生长外延层；在外延层上选择性离子注入以形成P柱和N柱交替的超结区域；生长形成P型基区P

【技术实现步骤摘要】
一种具有载流子存储夹层器件的制造方法、半导体器件和绝缘栅双极晶体管


[0001]本专利技术涉及功率半导体领域，尤其涉及一种具有载流子存储夹层器件的制造方法、半导体器件和绝缘栅双极晶体管。

技术介绍

[0002]近年来，随着计算机和工业等领域中电力电子的迅速普及，功率半导体器件中的高压IGBT(Insulated Gate Bipolar Transistor，绝缘双极型晶体管)器件的需求不断增加。为了满足这一需求，超结IGBT应运而生。相较于传统的IGBT，超结IGBT通过在更短的漂移区长度内实现高电压能力和低损耗，克服了硅材料的局限性，且能够更快地提取载流子，从而提高器件的开关速度并确保安全运行。然而，现有技术中超结IGBT发射区的少数载流子仍然有限，导致基区存在显著的导通电阻。器件的导通电阻要求低而击穿电压要求高之间的矛盾仍然明显存在。

技术实现思路

[0003]针对现有技术中存在的问题，本专利技术提供一种具有载流子存储夹层器件的制造方法，包括：
[0004]S100，清洗单晶硅片作为器件衬底；
[0005]S200，在所述器件衬底顶部生长外延层；
[0006]S300，在所述外延层上选择性离子注入以形成P柱和N柱交替的超结区域；
[0007]S400，在所述超结区域表面生长外延形成P型基区P
‑
base；
[0008]S500，在所述P
‑
base表面注入离子或外延生长形成N型载流子存储夹层；
[0009]S600，在所述载流子存储夹层表面进行离子注入形成N型发射区及P+区域，在所述N型发射区和P+区域进行金属沉积形成所述器件的发射极导电金属；
[0010]S700，光刻目标区域形成深凹槽区域；在所述深凹槽沉积多晶硅形成沟槽栅，在所述沟槽栅上进行金属沉积形成所述器件的栅极导电金属；
[0011]S800，在所述衬底背面进行金属沉积形成所述器件的集电极导电金属。
[0012]进一步地，所述外延层的掺杂浓度为电阻率为400～500Ω
·
cm。
[0013]进一步地，在所述外延层上选择性离子注入以形成P柱和N柱交替的超结区域，包括：所述选择的P型离子或N型离子的注入结深为8～12um。
[0014]进一步地，在所述外延层上选择性离子注入以形成P柱和N柱交替的超结区域，还包括：
[0015]所述P柱或所述N柱的厚度为80～120um。
[0016]进一步地，在所述外延层上选择性离子注入以形成P柱和N柱交替的超结区域，还包括以下步骤：
[0017]S301：在所述外延层选择P型或N型离子注入；
[0018]S302：快速热退火以激活掺杂杂质；
[0019]S303：重复步骤S301、S302五次或五次以上以形成P柱和N柱交替的所述超结区域。
[0020]进一步地，所述N型载流子存储夹层的厚度为10～20um。
[0021]进一步地，所述P+区域与所述P
‑
base和所述载流子存储夹层相连。
[0022]进一步地，所述目标区域为位于所述P
‑
base、所述载流子存储夹层左侧的区域，所述深凹槽区域的底部穿透所述N型发射区、所述载流子存储夹层和所述P
‑
base，所述深凹槽区域与所述N柱相连。
[0023]进一步地，所述在深凹槽沉积多晶硅并进行金属沉积形成所述器件的栅极，包括：
[0024]光刻所述深凹槽侧壁，在所述深凹槽底部生长栅氧化层，在所述栅氧化层表面沉积多晶硅形成沟槽栅。
[0025]进一步地，在所述深凹槽底部生长栅氧化层包括：
[0026]使用干氧化法在所述深凹槽表面生长二氧化硅层；
[0027]继续使用湿氧化法生长栅氧化层。
[0028]进一步地，在所述衬底背面进行金属沉积形成所述器件的集电极导电金属之前，还包括以下步骤：
[0029]步骤S801，在所述衬底背面注入离子以形成电场阻止层，所述电场阻止层与所述P柱和所述N柱的底部相邻；
[0030]步骤S802，向所述电场阻止层注入P型离子以形成集电区；
[0031]步骤S803，在所述集电区表面进行金属沉积形成所述器件的集电极导电金属。
[0032]本专利技术还提供了一种半导体器件，半导体器件为采用上述具有载流子存储夹层器件的制造方法中任一所述的方法制作得到。
[0033]本专利技术还提供了一种绝缘栅双极晶体管，绝缘栅双极晶体管为上述具有载流子存储夹层器件的制造方法中任一所述的方法制作得到。
[0034]本专利技术提供的一种具有载流子存储夹层器件的制造方法，方法包括清洗单晶硅片作为器件衬底；在器件衬底顶部生长外延层；在外延层上选择性离子注入以形成P柱和N柱交替的超结区域；在超结区域表面进行外延生长形成P型基区P
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base；在P
‑
base表面注入离子或外延生长形成N型的载流子存储夹层；在载流子存储夹层表面进行离子注入形成N型发射区及P+区域，在N型发射区和P+区域进行金属沉积形成器件的发射极导电金属；光刻目标区域形成深凹槽区域；在深凹槽沉积多晶硅形成沟槽栅，在沟槽栅上进行金属沉积形成器件的栅极导电金属；在衬底背面进行金属沉积形成器件的集电极导电金属。本专利技术通过在P
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base区表面引入载流子存储夹层，形成阻止空穴流入P
‑
base区的空穴屏障，载流子存储夹层可增强超结区域的电子注入，从而增强了穿透调制效应，因此通过在发射极一侧引入N型载流子存储夹层使器件具备较低正向电压特性；交替排列P柱和N柱的超结区域使器件的击穿电压不受电荷平衡的影响，在击穿电压不受影响的情况下增强了基区的电导调制效应，从而显著降低了导通电压。
附图说明
[0035]结合附图来详细说明本专利技术的实施例，所示元件不受附图所显示的比例限制，附图中相同或相似的附图标记表示相同或类似的元件，其中：
[0036]图1为本专利技术一种实施例中制造方法的流程图；
[0037]图2为本专利技术一种实施例中单晶硅片形成超结结构后的结构示意图；
[0038]图3为本专利技术一种实施例中单晶硅片形成载流子存储夹层后的结构示意图；
[0039]图4为本专利技术一种实施例中单晶硅片形成N+区域后的示意图；
[0040]图5为本专利技术一种实施例中器件形成栅氧化层和沟槽栅后的结构示意图；
[0041]图6为本专利技术一种实施例中器件形成电场阻止层和集电区后的结构示意图；
[0042]图7为本专利技术一种实施例中器件形成导电金属后的具有载流子存储夹层器件的结构示意图；
[0043]图8为本专利技术一实施例中器件在导通模式下的电子浓度；
[0044]图9为现有技术中下器件在导通模式下的电子浓度；
[0045]图10为本专利技术一实施例超结IGBT和现有超结IGBT导通压价对比图；...

【技术保护点】

【技术特征摘要】
1.一种具有载流子存储夹层器件的制造方法，其特征在于，包括：S100，清洗单晶硅片作为器件衬底；S200，在所述器件衬底顶部生长外延层；S300，在所述外延层上选择性离子注入以形成P柱和N柱交替的超结区域；S400，在所述超结区域表面生长外延形成P型基区P
‑
base；S500，在所述P
‑
base表面注入离子或外延生长形成N型载流子存储夹层；S600，在所述载流子存储夹层表面进行离子注入形成N型发射区及P+区域，在所述N型发射区和P+区域进行金属沉积形成所述器件的发射极导电金属；S700，光刻形成深凹槽区域；在所述深凹槽沉积多晶硅形成沟槽栅，在所述沟槽栅上进行金属沉积形成所述器件的栅极导电金属；S800，在所述衬底背面进行金属沉积形成所述器件的集电极导电金属。2.根据权利要求1所述的方法，其特征在于：所述外延层的掺杂浓度为电阻率为400～500Ω
·
cm。3.根据权利要求1所述的方法，其特征在于，在所述外延层上选择性离子注入以形成P柱和N柱交替的超结区域，包括：所述选择的P型离子或N型离子的注入结深为8～12um。4.根据权利要求3所述的方法，其特征在于，在所述外延层上选择性离子注入以形成P柱和N柱交替的超结区域，还包括：所述P柱或所述N柱的厚度为80～120um。5.根据权利要求3所述的方法，其特征在于，在所述外延层上选择性离子注入以形成P柱和N柱交替的超结区域，还包括以下步骤：S301：在所述外延层选择P型或N型离子注入；S302：快速热退火以激活掺杂杂质；S303：重复步骤S301、S302五次或五次以上以形成P柱和N柱交替的所述超结区域...

【专利技术属性】
技术研发人员：鄢细根，黄种德，
申请(专利权)人：厦门中能微电子有限公司，
类型：发明
国别省市：